本发明专利技术公开的一种双栅双应变沟道全耗尽ＳＯＩ ＭＯＳＦＥＴｓ器件结构，包括顶栅的两边设置有Ｓｉ↓［３］Ｎ↓［４］侧墙，Ｓｉ↓［３］Ｎ↓［４］侧墙的一边设置有源区，Ｓｉ↓［３］Ｎ↓［４］侧墙的另一边设置有漏区，源区和漏区的外侧设置有ＳＴＩ浅槽隔离区，顶栅和Ｓｉ↓［３］Ｎ↓［４］侧墙的下面有一层顶栅氧化层，顶栅氧化层的下面有一层应变Ｓｉ层，应变Ｓｉ层的下面有一层应变ＳｉＧｅ层，应变ＳｉＧｅ层的下面有一层底栅氧化层，底栅氧化层的下面设置有底栅，底栅的两边设置有Ｓｉ↓［３］Ｎ↓［４］侧墙，底栅安置在隐埋氧化层中，埋氧层下为硅衬底层。本发明专利技术无论在单、双栅工作模式，采用应变沟道时器件的驱动电流均高于体硅沟道器件；双栅模式比单栅模式具有更为理想的亚阈值斜率，更强的驱动能力，更高的跨导和更强的抑制短沟道效应的能力。
【技术实现步骤摘要】
本专利技术属于微电子学与固体电子学
，涉及一种集成电路的基本 单元MOSFET，具体涉及一种双栅双应变沟道全耗尽SOI MOSFETs器件结构。
技术介绍
集成电路的发展进入Sub-100nm时代，随着器件的沟道长度不断縮小， 常规单栅MOS器件的短沟道效应(Short Channel Effects)越来越严重，表 现为栅控能力下降，阈值电压发生漂移，亚阈值斜率增大，器件泄漏电流增 大，对器件性能产生严重影响。近年来，沟道能带工程成为一个研究热点， 被认为是能推动器件特征尺寸继续减小的有效措施之一。对于NMOS器件， 引入应变Si作为电子的导电沟道，对于PMOS器件，引入应变SiGe作为空 穴的导电沟道，提高载流子迁移率，进而提升整个电路的工作速度。由于 NMOS和PMOS分别要应用不同的应变材料，相应的工艺流程也就不同， 工艺不兼容成为限制应变器件集成化应用的一个技术瓶颈。对于PMOS，由 于应变SiGe层为隐埋导电沟道，上层Sicap层的存在使得栅与应变SiGe导 电沟道距离过大，栅控能力下降，而且Sicap层容易在高栅偏压条件下成为 空穴的寄生导电沟道，造成PMOS器件性能下降。双栅器件可以弥补传统单 栅控制能力的不足，同时可使栅长减小到大约10nm，被认为是能够推动 CMOS技术的特征尺寸继续减小的一种极具竞争力的器件结构。
技术实现思路
本专利技术的目的是提供一种双栅双应变沟道全耗尽SOI MOSFETs器件结 构，解决现有单栅体硅沟道MOS器件随着特征尺寸的减小，短沟道效应越 来越严重，亚阈值斜率增大；以及由于对NMOS和PMOS分别要应用不同 的应变材料带来的工艺不兼容的问题。本专利技术所采用的技术方案是， 一种双栅双应变沟道全耗尽SOI MOSFETs器件结构，特点是，包括顶栅，顶栅的两边设置有Si3N4侧墙，Si3N4 侧墙的一边设置有源区，源区的外侧设置有STI浅槽隔离区，Si3N4侧墙的 另一边设置有漏区，漏区的外侧也设置有STI浅槽隔离区，顶栅和SbN4侧 墙的下面有一层顶栅氧化层，顶栅氧化层的下面有一层应变Si层，应变Si 层的下面有一层应变SiGe层，应变SiGe层的下面有一层底栅氧化层，底栅氧化层的下面设置有底栅，底栅的两边设置有Si3N4侧墙。底栅安置在隐埋氧化层中，隐埋氧化层的下面设置一层硅衬底。本专利技术的有益效果是，解决了N管和P管工艺上不兼容的问题，有利 于集成化的实现。该器件在单栅工作模式下，分别用顶栅和底栅控制上层应 变Si层和下层应变SiGe层。对于PMOS器件，用底栅直接控制下层应变 SiGe层作为空穴的导电沟道，消除了顶栅控制时的寄生导电沟道。在双栅工 作模式下，双栅联合控制沟道，栅一栅耦合作用增强了对沟道的静电控制能 力，充分发挥了双栅器件驱动能力强、亚阈值斜率陡直、对沟道控制能力强 的优点，有效地抑制了短沟道效应。 附图说明图l是本专利技术的结构示意图2是本专利技术的实施例的结构示意图3a为本专利技术的制备流程步骤l和步骤2的结构示意图，图3b为本专利技术的 制备流程步骤3的结构示意图，图3c为本专利技术的制备流程步骤4的结构示意图，图3d为本专利技术的制备流程步骤5的结构示意图4a为NMOS在单栅和双栅工作模式下的输出特性比较图，图4b为 PMOS在单栅和双栅工作模式下的输出特性比较图5a为单栅应变SiGe沟道PMOS顶栅(top-gate)与底栅(bottom-gate) 控制模式下驱动能力的对比图，图5b为顶栅和底栅控制模式下的跨导能力的 对比图6a是PMOS在单、双栅工作模式下的亚阈值特性曲线的对比图，图6b 是PMOS在单、双栅工作模式下的跨导特性曲线的对比图中，1、顶栅，2、 SbN4侧墙，3、源区，4、 STI浅槽隔离区，5、底栅 氧化层，6、底栅，7、隐埋氧化层，8、硅衬底，9、顶栅氧化层，10、漏区， 11、应变Si层，12、应变SiGe层，13、绝缘氧化层，14、两硅片的键合面， 15、初始硅片，16、键合硅片。 具体实施例方式下面结合附图和具体实施方式对本专利技术进行详细说明。如图1所示，为本专利技术的结构示意图，顶栅l的两边设置有Si3N4侧墙2， Si3N4侧墙2的一边设置源区3，源区3的外侧设置有STI浅槽隔离区4， SbN4侧 墙2的另一边设置有漏区10，漏区10的外侧也设置有STI浅槽隔离区4，顶栅l 下面有一层顶栅氧化层9，顶栅氧化层9的下面为器件沟道区，沟道区分为应 变Si层ll和应变SiGe层12两层，上层为应变Si层ll，应变Si层ll的下面有应 变SiGe层12，应变SiGe层12的下面有一层底栅氧化层5，底栅氧化层5的下面 设置有底栅6，底栅6的两边设置有Si3N4侧墙2。如图2所示，为本专利技术的实施例的结构示意图，主要的结构与图l相同， 不同之处在于同时将底栅6安置在隐埋氧化层7中，并在隐埋氧化层7的下面设置有一层硅衬底8。本专利技术的双栅双应变沟道全耗尽SOI MOSFETs器件结构，其制备按照以 下步骤实施，步骤l、在Si基片上用超高真空化学气相淀积法(UHVCVD)线性生长 Ge组分渐变的Si,.xGex层；900。C士1(TC生长relaxed Si,《Gex层，其中x=y; 680。C士10。C生长strained Si层，厚度5nm; 525。C士10。C生长strained S"zGez 层，厚度5nm，其中Py，以便应变SiGe层受到较大的应力，如图3a。步骤2、 STI隔离，热生长底栅氧化层，厚度lnm，温度〈700。C，时间 3h;淀积多晶硅栅，形成底栅，底栅搀杂，反应离子刻蚀法(RIE)实现底 栅图形化；随后低压化学气相淀积(LPCVD)生长厚氧化层，化学机械化平 坦过程，如图3a。图示中的各层的结构图表为A~~A截面的各层示意图。步骤3、分子力键合(molecular bonding)实现两片键合，智能剥离(Smart cut)除去上层硅片的衬底部分，此衬底硅片可循环使用；然后用化学湿法除 去一系列生长层，只保留应变Si层和应变SiGe层；沟道掺杂注入，调整阈 值电压，如图3b。步骤4、热生长顶栅氧化层，厚度lnm，温度650°C±10°C，时间3h; 而后淀积多晶硅栅，栅搀杂注入，反应离子刻蚀法(RIE)实现顶栅图形化， 形成顶栅，如图3c。步骤5、 Si3N4侧墙形成，源漏区外延生长及离子注入，注意各步中退火 温度不超过850。C，时间不超过10s，以保证沟道材料的应变特性，同时为保 证顶栅和底栅的对准，实际工艺中底栅尺寸可略大于顶栅，如图3d。本专利技术的结构既可以在单栅模式也可以在双栅模式下工作，单栅工作模 式是指把上述新结构的其中一个栅接地时的情况。对于NMOS来说，底栅接地，用顶栅来控制上层应变Si层作为电子的导电沟道；对于PMOS来说，顶 栅接地，底栅控制下层应变SiGe层作为空穴的导电沟道；双栅工作模式是指 双栅联合控制沟道的工作模式。为了体现本专利技术提出的新器件结构的优越 性，分别与现有的体硅沟道单、双栅器件的电学特性作以对比。图4a为NMOS在单栅和双栅工作模式下的输出特性比较，图4b为PMOS 在单栅和双栅工作模式下的输出特性比较。对于NMOS，体硅沟道的驱动电 流单栅(SG)时为1120uA/本文档来自技高网...
【技术保护点】
一种双栅双应变沟道全耗尽ＳＯＩＭＯＳＦＥＴｓ器件结构，其特征在于：包括顶栅（１），顶栅（１）的两边设置有Ｓｉ↓［３］Ｎ↓［４］侧墙（２），Ｓｉ↓［３］Ｎ↓［４］侧墙（２）的一边设置有源区（３），源区（３）的外侧设置有ＳＴＩ浅槽隔离区（４ ），Ｓｉ↓［３］Ｎ↓［４］侧墙（２）的另一边设置有漏区（１０），漏区（１０）的外侧也设置有ＳＴＩ浅槽隔离区（４），顶栅（１）和Ｓｉ↓［３］Ｎ↓［４］侧墙（２）的下面有一层顶栅氧化层（９），顶栅氧化层（９）的下面有一层应变Ｓｉ层（１１），应变Ｓｉ层（１１）的下面有一层应变ＳｉＧｅ层（１２），应变ＳｉＧｅ层（１２）的下面有一层底栅氧化层（５），底栅氧化层（５）的下面设置有底栅（６），底栅（６）的两边设置有Ｓｉ↓［３］Ｎ↓［４］侧墙（２）。
【技术特征摘要】
【专利技术属性】
技术研发人员：高勇，孙立伟，杨媛，刘静，
申请(专利权)人：西安理工大学，
类型：发明
国别省市：87[中国|西安]
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