磁性随机存取存储器制造技术

公开了一种诸如磁性随机存取存储器（MRAM）的磁性存储设备，及在其上安装了磁性存储设备的存储模块和存储系统。MRAM包括：磁性存储单元，每个磁性存储单元根据磁化方向在至少两个状态之间变化；及提供各种接口功能的接口单元。存储模块包括模块板和安装在模块板上的至少一个MRAM芯片，并且进一步包括管理至少一个MRAM芯片的操作的缓冲器芯片。存储系统包括MRAM和与MRAM通信的存储控制器，并且通过使用连接在MRAM和存储控制器之间的光链路，可以通信电向光转换信号或光向电转换信号。

Magnetic random access memory

A magnetic storage device, such as a magnetic random access memory (MRAM), and a storage module and a storage system mounted on a magnetic storage device thereon are disclosed. The MRAM includes a magnetic storage unit, each magnetic storage unit varying between at least two states in accordance with the magnetization direction; and an interface unit providing various interface functions. The storage module includes a module board and at least one MRAM chip mounted on the module board, and further includes a buffer chip for managing the operation of at least one MRAM chip. The storage system includes a MRAM and a memory controller communicating with the MRAM and can communicate electrically to the optical conversion signal or the light to electric conversion signal by using an optical link between the MRAM and the storage controller.

【技术实现步骤摘要】
磁性随机存取存储器对相关申请的交叉引用此申请要求于2012年7月11日在韩国知识产权局提交的韩国专利申请N0.10-2012-0075744的优先权，通过引用将其公开全面合并于此。
此公开涉及半导体存储设备，并且更具体地，涉及一种包括非易失性磁层的诸如磁性随机存取存储器(MRAM)的磁性存储设备的接口技术。
技术介绍
半导体产品正在发展为具有更小的尺寸，并且处理更多的数据。因此，存在增加在半导体产品中使用的存储设备的工作速度和集成度的需求。为满足此需求，提出了基于随磁体的极性改变的电阻的改变而工作的MRAM。通过被集成到各种电子设备中来使用MRAM。这些电子设备的一些可以是现有的或传统的系统。为了接收各种外部信号并向外部施加内部数据信号，MRAM可能需要各种接口功能。
技术实现思路
公开的实施例提供了一种支持各种接口功能的磁性随机存取存储器(MRAM)，以及在其上安装MRAM的存储模块和存储系统。根据本专利技术构思的一方面，提供了一种磁性随机存取存储器(MRAM)，包括:磁性存储单元，每个根据磁化方向在至少两种状态之间变化；及接口电路，其根据时钟信号的上升沿和下降沿而输入/输出从磁性存储单元读取或写到磁性存储单元的数据作为数据输A /输出信号(被称作DQ信号)。接口电路可以被设置为根据时钟信号的一个周期中的上升沿来输入/输出DQ信号。接口电路可以被设置为根据时钟信号的上升沿和下降沿来输入/输出DQ信号。MRAM可以进一步包括时钟发生器，该时钟发生器生成具有与时钟信号相同的相位的第一内部时钟信号，相位从时钟信号相位延迟90度的第二内部时钟信号，通过反转第一内部时钟信号而获得的第三内部时钟信号，及通过反转第二内部时钟信号而获得的第四内部时钟信号。接口电路可以被设置为根据第一至第四内部时钟信号的上升沿来输入/输出DQ信号。MRAM可以进一步包括时钟发生器，该时钟发生器生成频率是时钟信号频率的两倍的第一内部时钟信号，相位从第一内部时钟信号的相位延迟90度的第二内部时钟信号，通过反转第一内部时钟信号而获得的第三内部时钟信号，及通过反转第二内部时钟信号而获得的第四内部时钟信号。接口电路可以被设置为根据第一至第四内部时钟信号的上升沿来输入/输出DQ信号。接口电路可以被设置为输入/输出与时钟信号的上升和下降沿同步的读数据分组、写数据分组、或命令分组来作为DQ信号。接口电路可以被设置为响应于伴随DQ信号生成的数据选通信号而锁存DQ信号，生成满足时钟信号和数据选通信号之间的偏斜规范的时钟同步信号，并且在锁存的DQ信号的窗口中心生成时钟信号的沿。接口电路可以被设置为通过使用频率是对命令和地址信号进行采样的时钟信号频率的两倍的差分数据时钟信号来对DQ信号采样。接口电路可以支持比较通过一个通道接收的DQ信号的电压电平与参考电压的单端信号传输(signaling)。通道可以支持上拉端接的伪漏极开路(pseudo open drain,POD)接口。接口电路可以支持输入通过两个通道接收的DQ信号和反转的DQ信号的差分端信号传输。两个通道的每个可以支持上拉端接的POD接口。两个通道可以通过电阻器彼此连接，并且支持低电压差分信号传输(LVDS)，并且DQ信号和反转的DQ信号可以具有小摆动(swing)。接口电路可以通过一个通道接收DQ信号，并且该通道可以支持将与DQ信号的多位对应的电压转换为多电平电压信号的多电平信号传输接口。接口电路通过支持多电平信号传输接口的两个通道，可以接收与DQ信号的多位对应的电压到多电平电压信号对。根据所公开的实施例的另一方面，提供了一种磁性随机存取存储器(MRAM)，包括:磁性存储单元，其每个根据磁化方向在至少两个状态之间变化；延迟锁定环(DLL)，其接收使MRAM的操作同步的外部时钟信号，通过使用延迟元件将外部时钟信号延迟预定的时间段，并且生成与外部时钟信号同步的内部时钟信号；及数据输入/输出缓冲器(称为DQ缓冲器)，其响应于内部时钟信号来锁存从磁性存储单元读取或写到磁性存储单元的数据。DLL可以进行工作，以使得当MRAM处于省电模式时防止接收外部时钟信号。DLL可以生成频率与外部时钟信号的频率相同的第一内部时钟信号，并生成频率是外部时钟信号的两倍的第二内部时钟信号，其中，使用第一内部时钟信号来作为DQ缓冲器的时钟信号，并且使用第二内部时钟信号来作为从磁性存储单元读出或写到磁性存储单元的数据的时钟信号。DLL可以进一步包括分别响应于外部时钟信号而接收从延迟元件输出的多个延迟的时钟信号的相位延迟检测器，其中，每个相位延迟检测器比较每个延迟的时钟信号的相位与位于前端的相位延迟检测器的进位输出端的相位，并且向相应相位延迟检测器的进位输出端输出比较结果，其中，当外部时钟信号的相位与延迟的时钟信号的相位彼此匹配时，相位延迟检测器输出延迟的时钟信号作为内部时钟信号并且禁用进位输出端。DLL可以包括:相位检测器，其比较外部时钟信号的相位与反馈时钟信号的相位；电荷泵，其响应于相位检测器的比较结果而生成电压控制信号；环路滤波器，其通过对相位差积分来生成电压控制信号；延迟元件，每个延迟元件输入外部时钟信号并且响应于电压控制信号而输出内部时钟信号；及补偿延迟电路，其输入内部时钟信号，并且通过补偿通过其发送读数据的线路径上的负载来输出反馈时钟信号。根据另一实施例，提供了一种磁性随机存储器(MRAM)，包括:磁性存储单元，每个磁性存储单元根据磁化方向在至少两个状态之间变化；数据总线反相器，其最小化从磁性存储单元读出或写到磁性存储单元的数据字之间的位切换；及数据输入/输出焊盘(称为DQ焊盘)，其向数据总线发送数据字。数据总线反相器可以执行位切换，以便最小化在数据字的数据型式中的逻辑低位的数目。数据总线反相器可以执行位切换，以便最小化数据字的与先前数据型式的改变。根据另一实施例，提供了一种磁性随机存储器(MRAM)，包括:磁性存储单元，每个磁性存储单元根据磁化方向在至少两个状态之间变化；数据驱动器，其通过外部数据总线向/从数据输入/输出端(被称作DQ端)发送/接收从磁性存储单元读取或写到磁性存储单元的数据；及片上端接电路，其控制DQ端的端接电阻，以便实现与外部数据总线的阻抗匹配。MRAM可以进一步包括:外部电阻器连接至的校准端(被称为ZQ端)；及连接至ZQ端的校准电阻器，其中，当每个校准电阻器的电阻值与外部电阻器的电阻值相同时，片上端接电路响应于校准码来控制DQ端的端接电阻。【附图说明】从如下结合附图的详细描述中将更清楚地理解示范性实施例，在附图中:图1是示出根据示范性实施例的包括磁性随机存取存储器(MRAM)的半导体存储系统的框图；图2是示出根据示范性实施例的MRAM的框图；图3是根据一个示范性实施例的在图2的存储库中的示范性存储单元阵列的框图；图4是示出根据一个示范性实施例的、图3的示范性自旋转移扭矩(STT)-MRAM单元的立体图；图5A和5B是用于说明根据写到例如图4的磁性隧道结(MTJ)的数据的磁化方向的框图；图6是用于说明例如图4的STT-MRAM单元的写操作的框图；图7A和7B是示出根据某些实施例的图4的STT-MRAM单元中的示范性MTJ的框图；图8是示出根据另一实施例的图4的STT-MRAM单元中的本文档来自技高网...

【技术保护点】
一种磁性随机存取存储器MRAM，包括：磁性存储单元，每个磁性存储单元根据磁化方向在至少两个状态之间变化；及接口电路，其被配置为根据时钟信号的上升沿和下降沿输入/输出从磁性存储单元读取或写到磁性存储单元的数据作为被称为DQ信号的数据输入/输出信号，其中，所述接口电路被配置为响应于伴随DQ信号生成的数据选通信号而锁存DQ信号，其中，时钟信号的沿发生在锁存的DQ信号的窗口中心。

【技术特征摘要】
2012.07.11 KR 10-2012-00757441.一种磁性随机存取存储器MRAM，包括: 磁性存储单元，每个磁性存储单元根据磁化方向在至少两个状态之间变化；及接口电路，其被配置为根据时钟信号的上升沿和下降沿输入/输出从磁性存储单元读取或写到磁性存储单元的数据作为被称为DQ信号的数据输入/输出信号， 其中，所述接口电路被配置为响应于伴随DQ信号生成的数据选通信号而锁存DQ信号，其中，时钟信号的沿发生在锁存的DQ信号的窗口中心。2.如权利要求1所述的MRAM，其中，接口电路被设置为通过使用频率是对命令和地址信号采样的时钟信号频率的两倍的差分数据时钟信号来对DQ信号采样。3.如权利要求1所述的MRAM，其中，接口电路被配置为输入/输出与时钟信号的上升和下降沿同步的命令分组、写数据分组、或读数据分组作为DQ信号。4.如权利要求1所述的MRAM，其中，接口电路支持单端信号传输，其中单端信号传输比较通过一个通道接收的DQ信号的电压电平与参考电压的电压电平。5.如权利要求4所述的MRAM，其中，通道支持被上拉端接的伪漏极开路POD接口。6.如权利要求1所述的MRAM，其中，接口电路支持差分端信号传输，其中差分端信号传输输入通过两个通道接收的DQ信号和反转的DQ信号。7.如权利要求6所述的MRAM，其中，两个通道的每个都支持被上拉端接的POD接口。8.如权利要求7所述的MRAM，其中两个通道通过电阻器彼此连接，并且两个通道支持低电压差分信号传输LVDS，其中DQ信号和反转的DQ信号具有小摆动。9.如权利要求1所述的MRAM，其中接口电路通过一个通道接收DQ信号，并且所述通道支持将与DQ信号的多位对应的电压转换为多电平电压信号的多电平信号传输接口。10.如权利要求1所述的MRAM，其中，接口电路被配置为通过支持多电平信号传输接口的两个通道，接收作为多电平电压信号对的、与DQ信号的多位对应的电压。11.一种磁性随机存取存储器MRAM，包括: 磁性存储单元，每个磁性存储单元根据磁化方向在至少两个状态之间变化； 时钟发生器，其生成:具有与时钟信号相同的相位的第一内部时钟信号、其相位从时钟信号相位延迟90度的第二内部时钟信号、通过反转第一内部时钟信号而获得的第三内部时钟信号、及通过反转第二内部时钟信号而获得的第四内部时钟信号；以及 接口电路，被配置为根据第一至第四内部时钟信号的上升沿来输入/输出从磁性存储单元读取或写到磁性存储单元的数据作为被称为DQ信号的数据输入/输出信号， 其中，接口电路被配置为响应于伴随DQ信号生成的数据选通信号而锁存DQ信号，并且第一至第四内部时钟信号的每个的沿发生在锁存的DQ信号的窗口中心。12.一种磁性随机存取存储器MRAM，包括: 磁性存储单元，每个磁性存储单元根据磁化方向在至少两个状态之间变化；时钟发生器，其生成:频率是时钟信号频率的两倍的第一内部时钟信号、其相位从第一内部时钟信号的相位延迟90度的第二内部时钟信号、通过反转第一内部时钟信号而获得的第三内部时钟信号、以及通过反转第二内部时钟信号而获得的第四内部时钟信号；以及接口电路，其被配置为根据第一至第四内部时钟信号的上升沿来输入/输出从磁性存储单元读取或写到磁性存储单元的数据作为被称为DQ信号的数据输入/输出信号， 其中，接口电路被配置为响应于伴随DQ信号生成的数据选通信号而锁存DQ信号，并且第一至第四时钟信号的每个的沿发生在锁存的DQ信号的窗口中心。13.一种磁性随机存取存储器MRAM，包括: 磁性存储单元，每个磁性存储单元根据磁化方向在至少两个状态之间变化； 延迟锁定环DLL,其被配置为接收使MRAM的操作同步的外部时钟信号,通过使用延迟元件将外部时钟信号延迟预定的时间段，并且生成与外部时钟信号同步的内部时钟信号；及 数据输入/输出缓冲器，其被称为DQ缓冲器，并且被配置为响应于内部时钟信号而锁存从磁性存储单元读取或写到磁性存储单元的数据。14.如权利要求13所述的MRAM，其中，DLL被配置为进行工作以使得当MRAM处于省电模式时防止接收外部时钟信号。15.如权利要求13所述的MRAM，其中，DLL被配置为生成频率与外部时钟信号的频率相同的第一内部时钟信号，并生成频率是外部时钟信号频率的两倍的第二内部时钟信号， 其中，第一内部时钟信号用作DQ缓冲器的时钟信号，并且第二内部时钟信号用作从磁性存储单元读出或写到磁性存储单元的数据的时钟信号。16...

【专利技术属性】
技术研发人员：金燦景，车秀镐，姜东锡，朴哲佑，孙东贤，李润相，金惠珍，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：