半导体器件及其制造方法技术
【技术实现步骤摘要】
半导体器件及其制造方法相关申请的交叉引用通过引用将2012年6月21日提交的日本专利申请号2012-139456的公开（包括说明书、附图、以及摘要）全部并入在本申请中。
本专利技术涉及一种半导体器件及其制造方法，具体地，涉及一种被有效地应用于具有低的相对介电常数的膜的半导体器件的技术。
技术介绍
在前沿的先进系统LSI（大规模集成)以及元件微型化的过程中，出现了线路延迟（RC(电阻-电容)延迟）增加的问题，该线路延迟与布线电阻和布线寄生电容的乘积成比例。作为该问题的应对措施，通过使用铜(Cu)布线来降低布线电阻，并且还经常地采用一种通过使用具有不低于2.5且不高于3.1的相对介电常数k的绝缘膜（低k膜）作为层间绝缘膜来降低寄生电容的方法。近来，作为一种具有更低的相对介电常数的材料，已经研发出了一种多孔低介电常数膜，该多孔低介电常数膜是通过在低介电常数膜中引入空孔（vacancy）获得的。专利文献1(日本专利公开号2010-182946)描述了：在包括具有低空孔率区域的绝缘膜和具有高空孔率区域的绝缘膜的膜中形成多个布线槽，并且在每一个布线槽中形成Cu布线，其中，该低...
【技术保护点】
一种半导体器件，包括∶层间绝缘膜，所述层间绝缘膜形成在衬底之上并且包括第一膜和形成在所述第一膜之上的第二膜；第一布线，所述第一布线嵌入在形成于所述层间绝缘膜的上表面中的布线槽中；通路，所述通路形成在穿过所述第一布线下方的所述层间绝缘膜的通路孔中并且与所述第一布线的底面耦合；以及第二布线，所述第二布线形成在所述层间绝缘膜的下方并且与所述通路的底面耦合，其中在所述第一膜中形成有多个第一空孔，并且在所述第二膜中形成有多个第二空孔，所述多个第二空孔的平均直径大于所述多个第一空孔的平均直径。
【技术特征摘要】
2012.06.21 JP 2012-1394561.一种半导体器件，包括：层间绝缘膜，所述层间绝缘膜形成在衬底之上并且包括第一膜和形成在所述第一膜之上的第二膜；第一布线，所述第一布线嵌入在形成于所述层间绝缘膜的上表面中的布线槽中；通路，所述通路形成在穿过所述第一布线下方的所述层间绝缘膜的通路孔中并且与所述第一布线的底面耦合；以及第二布线，所述第二布线形成在所述层间绝缘膜的下方并且与所述通路的底面耦合，其中在所述第一膜中形成有多个第一空孔，在所述第二膜中形成有多个第二空孔，所述多个第二空孔的平均直径大于所述多个第一空孔的平均直径，并且所述第一膜和所述第二膜之间的接口位于比所述第一布线的下表面高的位置处。2.根据权利要求1的半导体器件，其中，所述第一膜具有比所述第二膜高的介电常数。3.根据权利要求1的半导体器件，其中，所述第一膜比所述第二膜致密。4.根据权利要求1的半导体器件，其中，所述布线槽的底面形成在抵达所述第一膜的位置处。5.根据权利要求1的半导体器件，其中，在所述第一膜和所述第二布线之间形成有包括SiCN膜和形成在所述SiCN膜上的SiCO膜的阻挡绝缘膜，并且所述SiCO膜是具有比所述第一膜高的介电常数和低的弹性模数的膜。6.根据权利要求1的半导体器件，其中，在所述第二膜的暴露在所述布线槽中的表面之上形成有第三膜，所述第三膜包括具有比所述第二空孔小的平均直径的多个第三空孔并且比所述第二膜致密。7.根据权利要求6的半导体器件，其中，所述第三膜具有比所述第二膜高的介电常数。8.一种半导体器件，包括：第一层间绝缘膜，所述第一层间绝缘膜形成在衬底之上并且包括第一膜和形成在所述第一膜之上的第二膜；多个第一布线，所述多个第一布线嵌入在形成于所述第一层间绝缘膜的上表面中的多个第一布线槽的每一个中；多个通路，所述多个通路形成在穿过所述第一布线下方的所述第一层间绝缘膜的通路孔中并且与所述第一布线的底面耦合；以及第二布线，所述第二布线形成在所述第一层间绝缘膜的下方并且与所述通路的底面耦合，其中在所述第一膜中形成有多个第一空孔，在所述第二膜中形成有多个第二空孔，所述多个第二空孔的平均直径大于所述多个第一空孔的平均直径，所述第一膜形成在所述通路之间的整个区域中，所述第二布线的上表面由所述第一膜覆盖，并且所述第一膜和所述第二膜之间的接口位于比所述多个第一布线的下表面高的位置处。9.根据权利要求8的半导体器件，其中，所述第二布线形成在所述第一层间绝缘膜的下方并且嵌入在第二布线槽中，所...
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