晶片封装体及其形成方法技术

本发明专利技术提供一种晶片封装体及其形成方法，该晶片封装体包括：一半导体基底，具有一第一表面及一第二表面；一元件区，设置于该半导体基底之中；一介电层，设置于该半导体基底之该第一表面上；一导电垫结构，设置于该介电层之中，且电性连接该元件区；一承载基底，设置于该介电层之上；以及一导电结构，设置于该承载基底之一下表面上，且电性接触该导电垫结构。本发明专利技术可有效缩减图案化制程的数目，并可降低光学构件的制程难度，可节省制程成本与时间，提升晶片封装体的可靠度。

【技术实现步骤摘要】
【专利摘要】本专利技术提供一种，该晶片封装体包括：一半导体基底，具有一第一表面及一第二表面；一元件区，设置于该半导体基底之中；一介电层，设置于该半导体基底之该第一表面上；一导电垫结构，设置于该介电层之中，且电性连接该元件区；一承载基底，设置于该介电层之上；以及一导电结构，设置于该承载基底之一下表面上，且电性接触该导电垫结构。本专利技术可有效缩减图案化制程的数目，并可降低光学构件的制程难度，可节省制程成本与时间，提升晶片封装体的可靠度。【专利说明】
本专利技术有关于晶片封装体，且特别是有关于以晶圆级封装制程所制得的晶片封装体。
技术介绍
晶片封装制程是形成电子产品过程中的一重要步骤。晶片封装体除了将晶片保护于其中，使免受外界环境污染外，还提供晶片内部电子元件与外界的电性连接通路。由于目前的晶片封装制程仍有制程过于繁杂的问题，业界亟需简化的晶片封装技术。
技术实现思路
本专利技术一实施例提供一种晶片封装体,包括:一半导体基底，具有一第一表面及一第二表面；一兀件区，设置于该半导体基底之中；一介电层，设置于该半导体基底的该第一表面上；一导电垫结构，设置于该介电层之中，且电性连接该元件区；一承载基底，设置于该介电层之上；以及一导电结构，设置于该承载基底的一下表面上，且电性接触该导电垫结构。本专利技术一实施例提供一种晶片封装体，包括:一半导体基底，具有一第一表面及一第二表面；一兀件区，设置于该半导体基底之中；一介电层，设置于该半导体基底的该第一表面上；一导电垫结构，设置于该介电层之中，且电性连接该元件区，其中该介电层的一下表面为平坦的表面，且完全覆盖该导电垫结构；以及一导电结构，设置于该半导体基底的该第二表面之上，且电性接触该导电垫结构。本专利技术一实施例提供一种晶片封装体的形成方法，包括:提供一半导体基底，该半导体基底具有一第一表面及一第二表面，其中一兀件区形成于该半导体基底之中；于该半导体基底的该第一表面上设置一介电层及一导电垫结构，其中该导电垫结构位于该介电层之中，且完全被该介电层所覆盖；于该半导体基底的该第二表面上形成一绝缘层；以及于该半导体基底的该第二表面上形成一导电结构，其中该导电结构电性接触该导电垫结构，其中该导电结构与该半导体基底之间隔有该绝缘层。本专利技术一实施例提供一种晶片封装体的形成方法，包括:提供一半导体基底，该半导体基底具有一第一表面及一第二表面，其中一兀件区形成于该半导体基底之中；于该半导体基底的该第一表面上设置一介电层及一导电垫结构，其中该导电垫结构位于该介电层之中，且完全被该介电层所覆盖；于该介电层之上，接合一承载基底；以及于该承载基底的一下表面形成一导电结构，其中该导电结构电性接触该导电垫结构。本专利技术可有效缩减图案化制程的数目，并可降低光学构件的制程难度，可节省制程成本与时间，提升晶片封装体的可靠度。【专利附图】【附图说明】图1A显示本专利技术一实施例的晶片封装体的剖面图。图1B显示本专利技术一实施例的晶片封装体的剖面图。图2A-2D显示根据本专利技术一实施例的晶片封装体的制程剖面图。图3A-3E显示根据本专利技术一实施例的晶片封装体的制程剖面图。附图中的符号简单说明如下:100,200,300:半导体基底；100a、100b、200a、200b、300a、300b:表面；102、202、302:元件区；104、204、304:介电层；104a:开口；106,206,306:导电垫结构；108:承载基底；110:绝缘层；112:导电层；207,307:光学构件；208:透明基板；209、309:间隔层；210:孔洞；212:绝缘层；214:导电层；216:保护层；218:导电凸块；308:承载基底；310:透明基板；312:孔洞；314:绝缘层；316:导电层；318:保护层；320:导电凸块；SC:切割道。【具体实施方式】以下将详细说明本专利技术实施例的制作与使用方式。然应注意的是，本专利技术提供许多可供应用的专利技术概念，其可以多种特定形式实施。文中所举例讨论的特定实施例仅为制造与使用本专利技术的特定方式，非用以限制本专利技术的范围。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本专利技术，不代表所讨论的不同实施例及/或结构之间必然具有任何关连性。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触或间隔有一或更多其他材料层的情形。本专利技术一实施例的晶片封装体可用以封装各种晶片。例如，在本专利技术的晶片封装体的实施例中，其可应用于各种包含有源元件或无源元件(active or passiveelements)、数字电路或模拟电路(digital or analog circuits)等集成电路的电子元件(electronic components),例如是有关于光电兀件(opto electronic devices)、微机电系统(Micro Electro Mechanical System;MEMS)、微流体系统(micro f luidic systems) >或利用热、光线及压力等物理量变化来测量的物理感测器(Physical Sensor)。特别是可选择使用晶圆级封装(wafer scale package ;WSP)制程对影像感测元件、发光二极管(light-emitting diodes;LEDs)、太阳能电池(solar cells)、射频兀件(RF circuits)、力口速计(accelerators)、陀螺仪(gyroscopes)、微制动器(micro actuators)、表面声波元件(surface acoustic wave devices)、压力感测器(process sensors)喷墨头(ink printerheads)、或功率金属氧化物半导体场效应晶体管模组(power MOSFET modules)等半导体晶片进行封装。其中上述晶圆级封装制程主要指在晶圆阶段完成封装步骤后，再予以切割成独立的封装体，然而，在一特定实施例中，例如将已分离的半导体晶片重新分布在一承载晶圆上，再进行封装制程，亦可称之为晶圆级封装制程。另外，上述晶圆级封装制程亦适用于借堆叠(stack)方式安排具有集成电路的多片晶圆，以形成多层集成电路(mult1-layerintegrated circuit devices)的晶片封装体。在一实施中，上述切割后的封装体为一晶片尺寸封装体(CSP;chip scale package)。晶片尺寸封装体(CSP)的尺寸可仅略大于所封装的晶片。例如，晶片尺寸封装体的尺寸不大于所封装晶片的尺寸的120%。图1A显示本专利技术一实施例的晶片封装体的剖面图，其例如为前照式影像感测器晶片封装体。晶片封装体可包括半导体基底100，其具有表面IOOa及表面100b。半导体基底100中可设置及/或形成有元件区102。元件区102中可包括各种有源元件及/或无源元件。在一实施例中，元件区102可包括影像感测元件，其用以感测穿越介电层104而到达元件区102的光线。在半导体基底100的表面IOOa上可形成有介电层104，其中可形成有至少一导电垫结构106。在一实施例中，通过微影及蚀刻制程移除部分的介电层104以形成露出导电垫结构106的本文档来自技高网...

【技术保护点】
一种晶片封装体，其特征在于，包括：一半导体基底，具有一第一表面及一第二表面；一元件区，设置于该半导体基底之中；一介电层，设置于该半导体基底的该第一表面上；一导电垫结构，设置于该介电层之中，且电性连接该元件区；一承载基底，设置于该介电层之上；以及一导电结构，设置于该承载基底的一下表面上，且电性接触该导电垫结构。

【技术特征摘要】
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【专利技术属性】
技术研发人员：何彦仕，温英男，刘沧宇，
申请(专利权)人：精材科技股份有限公司，
类型：发明
国别省市：