互连结构及其形成方法技术

本发明专利技术公开了互连结构及其形成方法。互连结构包括形成在介电层中的导电层。粘着层形成在介电层和衬底之间。粘着层的碳含量比大于介电层的碳含量比。

【技术实现步骤摘要】
互连结构及其形成方法相关申请的交叉参考本申请要求于2012年3月29日提交的美国临时专利申请第61/617，530号的优先权，其全部内容结合于此作为参考。
本专利技术涉及半导体器件，具体涉及铜互连件及其制造方法。
技术介绍
半导体器件用于各种电子应用中，比如个人电脑、移动电话、数码相机和其他电子设备。随着技术进步，对具有改善性能的更小的半导体器件的需求增加。随着半导体器件中的部件密度增加，导线的宽度以及半导体器件中的后端工艺(BEOL)互连结构的导线之间的间隔也需要按比例缩小。为了满足这些需求，已经实施了若干方法。当导线的宽度减小时，具有导线的两个连续层之间的间隔也减小了。减小的间隔因而可能增加电阻电容(RC)时间延迟。为了降低RC时间延迟，低介电常数(低k)材料用作绝缘材料，并且铜替换铝用于互连结构。因为与铝相比，铜具有更低的电阻率和增大的电迁移电阻，采用铜用于半导体器件互连件的优势包括能够更快速地操作以及制造出更薄的导线。举例来说，将铜互连件和低k介电材料结合起来通过降低RC时间延迟来增加互连速度。通常采用镶嵌工艺而不是通过直接蚀刻来形成铜互连件。镶嵌工艺通常是单镶嵌或双镶嵌，其包括通过图案化和蚀刻金属间介电(IMD)层形成开口以及用铜填充开口。但是，在铜镶嵌结构中存在一些挑战，比如低k介电材料和下层之间的粘着问题。粘着问题可能导致膜开裂和/或剥离，从而导致器件封装件质量不合格。
技术实现思路
为了解决上述技术问题，一方面，本专利技术提供了一种器件，包括：衬底；粘着层，位于所述衬底上方，所述粘着层具有第一碳含量比；介电层，位于所述粘着层上方，所述介电层具有第二碳含量比，所述第一碳含量比大于所述第二碳含量比；以及导体，位于所述介电层中。在所述的器件中，所述第一碳含量比大于13at％(原子百分比)。在所述的器件中，所述第一碳含量比在约15at％至约30at％的范围内。在所述的器件中，所述第二碳含量比小于13at％。在所述的器件中，所述第二碳含量比在约10at％至约13at％的范围内。所述的器件还包括位于所述粘着层下方的含SiOx层、含SiCN层或含SiON层。所述的器件还包括位于所述粘着层下方的含SiOx层、含SiCN层或含SiON层，以及设置在所述衬底和所述含SiOx层、所述含SiCN层或所述含SiON层之间的第一蚀刻终止层。在所述的器件中，所述粘着层和所述含SiOx层、所述含SiCN层或所述含SiON层之间的粘着强度约为14J/m2以上。所述的器件还包括位于所述介电层和所述导体上方的第二蚀刻终止层。在所述的器件中，所述介电层的介电常数和所述粘着层的介电常数之间的差值小于约2％。在所述的器件中，所述介电层的厚度在约5埃至约300埃的范围内。另一方面，本专利技术提供了一种半导体器件，包括：半导体衬底；第一粘着层，位于所述半导体衬底上方；第二粘着层，位于所述第一粘着层上方，其中，所述第二粘着层包含C、Si或O；低k介电层，位于所述第二粘着层上方，其中，所述低k介电层包含C、Si或O，其中，所述低k介电层中的碳的原子百分比小于所述第二粘着层中的碳的原子百分比；以及导体，位于所述介电层、所述第二粘着层和所述第一粘着层中。在所述的半导体器件中，所述低k介电层中的碳的原子百分比在约10at％至约13at％的范围内。在所述的半导体器件中，所述第二粘着层中的碳的原子百分比在约15at％至约30at％的范围内。在所述的半导体器件中，所述第二粘着层的介电常数与所述低k介电层的介电常数基本相同。在所述的半导体器件中，所述第二粘着层的介电常数在约2.5至约2.8的范围内。在所述的半导体器件中，所述第一粘着层和所述第二粘着层之间的粘着强度等于或大于约14J/m2。又一方面，本专利技术提供了一种方法，包括：在衬底上方形成第一粘着层；在所述第一粘着层上方形成第二粘着层，其中，在第一RF功率下采用具有第一流速的惰性气体形成所述第二粘着层；在所述第二粘着层上方形成低k介电层，其中，在以下两个条件中的至少一个条件下在第二RF功率下采用具有第二流速的惰性气体形成所述低k介电层：1)所述第二流速不同于所述第一流速；以及2)所述第二RF功率不同于所述第一RF功率；在所述介电层、所述第二粘着层和所述第一粘着层中形成开口；以及在所述开口中形成导体。在所述的方法中，所述第二流速大于所述第一流速。在所述的方法中，所述第二RF功率大于所述第一RF功率。附图说明当结合附图进行阅读时，根据下面详细的描述可以更好地理解本专利技术。应该强调的是，根据工业中的标准实践，对各种部件没有被按比例绘制并且仅用于举例说明的目的。实际上，为了清楚的论述，各种部件的尺寸可以被任意增大或减小。图1是根据本专利技术的实施例用于制造集成电路器件的方法的流程图。图2至图7是根据本专利技术的实施例根据图1的方法在各个制造阶段的集成电路器件的截面图。具体实施方式应当理解为了实施本专利技术的不同部件，以下公开内容提供了许多不同的实施例或实例。在下面描述元件和布置的特定实例以简化本专利技术。当然这些仅是实例并不打算用于限定。例如，在下面的描述中第一部件在第二部件上方或者在第二部件上的形成可以包括其中第一和第二部件以直接接触形成的实施例，并且也可以包括其中可以在第一和第二部件之间形成额外的部件，使得第一和第二部件可以不直接接触的实施例。另外，本专利技术可以在各个实例中重复附图标号和/或字母。这种重复只是为了简明和清楚的目的且其本身并不一定指定所论述的各个实施例和/或结构之间的关系。参照图1和图2至图7，在下面共同描述了方法100和半导体器件200。半导体器件200示出集成电路或其一部分，其可以包括存储器单元和/或逻辑电路。半导体器件200可以包括无源元件，比如电阻器、电容器、电感器和/或熔丝；以及有源元件，比如P沟道场效应晶体管(PFET)、N沟道场效应晶体管(NFET)、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体晶体管(CMOS)、高电压晶体管和/或高频晶体管、其他合适的元件和/或它们的组合。可以理解，可以在方法100之前、期间和/或之后实施其他步骤，并且对于方法的其他实施例，可以替换或去除下面描述的一些步骤。还可以理解，其他部件可以加入到半导体器件200中，并且对于半导体器件200的其他实施例，可以替换或去除下面描述的一些部件。参照图1和图2，方法100开始于步骤102，其中在衬底210上方形成第一蚀刻终止层(ESL)200。在该实施例中，衬底210是包含硅的半导体衬底。在一些可选的实施例中，衬底210包含元素半导体，包括晶体形式的硅和/或锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP；或它们的组合。合金半导体衬底可以具有梯度SiGe部件，其中Si和Ge成分从梯度SiGe部件的一个位置的一个比率变成另一位置的另一比率。可以在硅衬底上方形成合金SiGe。SiGe衬底可以是应变的。此外，半导体衬底可以是绝缘体上半导体(SOI)。在一些实施例中，半导体衬底可以包括掺杂的外延层。在其他实施例中，硅衬底可以包括多层化合物半导体结构。取决于设计要求，衬底210可以包本文档来自技高网...

【技术保护点】
一种器件，包括：衬底；粘着层，位于所述衬底上方，所述粘着层具有第一碳含量比；介电层，位于所述粘着层上方，所述介电层具有第二碳含量比，所述第一碳含量比大于所述第二碳含量比；以及导体，位于所述介电层中。

【技术特征摘要】
2012.03.29 US 61/617,530;2012.04.30 US 13/460,2791.一种半导体器件，包括：衬底；粘着层，位于所述衬底上方，所述粘着层具有第一碳含量比；介电层，位于所述粘着层上方并且与所述粘着层直接接触，所述介电层具有第二碳含量比，所述第一碳含量比大于所述第二碳含量比；以及导体，位于所述介电层中。2.根据权利要求1所述的器件，其中，所述第一碳含量比大于13at％(原子百分比)。3.根据权利要求1所述的器件，其中，所述第一碳含量比在15at％至30at％的范围内。4.根据权利要求1所述的器件，其中，所述第二碳含量比小于13at％。5.根据权利要求1所述的器件，其中，所述第二碳含量比在10at％至13at％的范围内。6.根据权利要求1所述的器件，还包括位于所述粘着层下方的含SiOX层、含SiCN层或含SiON层。7.根据权利要求6所述的器件，还包括设置在所述衬底和所述含SiOX层、所述含SiCN层或所述含SiON层之间的第一蚀刻终止层。8.根据权利要求6所述的器件，其中，所述粘着层和所述含SiOX层、所述含SiCN层或所述含SiON层之间的粘着强度为14J/m2以上。9.根据权利要求1所述的器件，还包括位于所述介电层和所述导体上方的第二蚀刻终止层。10.根据权利要求1所述的器件，其中，所述介电层的介电常数和所述粘着层的介电常数之间的差值小于2％。11.根据权利要求1所述的器件，其中，所述介电层的厚度在5埃至300埃的范围内。12.一种半导体器件，包括：半导体衬底；第一粘着层，位于所述半导体衬底上方；第二粘着层，位于所述第一粘着层上方，其中，所述第二粘着层包含C、Si或O...

【专利技术属性】
技术研发人员：施伯铮，彭羽筠，周家政，刘中伟，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：