碳化硅半导体装置及其制造方法制造方法及图纸

本发明专利技术提供一种碳化硅半导体装置及碳化硅半导体装置的制造方法，以在分割成多个芯片的碳化硅半导体衬底中，分割后能够抑制放电产生。本发明专利技术包括：n＋型衬底（1）；n＋型衬底1上形成的杂质浓度比n＋型衬底（1）低的漂移外延层（2）；漂移外延层（2）上形成的肖特基电极（6）；以及至少覆盖肖特基电极（6）的端部、和漂移外延层（2）的端部及侧面而形成的作为绝缘膜的PI（8）。

【技术实现步骤摘要】
碳化硅半导体装置及其制造方法
本专利技术涉及碳化硅半导体装置及碳化硅半导体装置的制造方法。
技术介绍
一般知晓碳化硅（以下SiC）半导体与硅（Si）相比，破坏电场、带隙、热传导率较大。由于带隙及热传导率较大，因此耐热性优异，高温工作、简易冷却成为可能。另外，破坏电场较大，所以薄型化容易，损耗低，高温工作成为可能。在SiC肖特基势垒二极管（SiCSchottkyBarrierDiode：以下SiC-SBD）、SiC-MOSFET（Metal-Oxide-SemiconductorField-EffectTransistor：金属-氧化层-半导体-场效应晶体管）的设计中，其破坏电场，与使用硅时的0.3MV/cm相对，在使用SiC的情况下为2.8MV/cm。如果有效利用该特长，决定活性层的漂移外延层的厚度、终端构造，则在使用破坏电场为硅的约10倍大的SiC的情况下，例如漂移外延层为硅的1/10左右即可。关于kV级高耐压的SiC-SBD，肖特基电极形成于n型SiC外延层上而构成。在该构造，在外延层和肖特基电极的结合面周边电场容易集中，所以需要在其结合面（肖特基结合面）周边的表层形成用于缓冲电场集中的p型终端构造。p型终端构造的形成，一般使用将Al（铝）、B（硼）等p型杂质离子注入到n型外延层，用1500℃左右以上的高温热处理激活退火的方法。接着，研磨背面，形成背面欧姆，在表面形成肖特基结合。进而，作为引线焊接（WB）时的垫片（pad），一般形成5μm左右的Al。以前是在此后，形成需要350℃左右的固化加热的聚酰亚胺（以下PI）作为钝化膜后，最后实施Ni/Au的背面金属化，完成晶圆工艺。元件的电特性评价需要进行晶圆测试（以下WT）及芯片测试（以下CT）的情况下，WT后，利用切割分割成各个芯片，实施CT。以上是一般的工序顺序。这里，PI以分别覆盖表面电极垫片开口部以外的表面电极端、切割线开口部以外的表面电极端、终端构造附近的方式形成。通常形成PI时，在与衬底表面的芯片端相当的部位不实施形成槽之类，所以在各个元件的侧壁部不形成PI。对于此，关于为某些目的而在各个元件的侧壁部形成PI等的钝化膜的技术确认如下的实例。在专利文献1，记载了将在蓝宝石衬底上形成GaN类结晶层的衬底分割成芯片的方法。特别关于碎屑对策进行了详细记载。关于GaN元件的制造方法，记载了对于劈开时的碎屑、切割时的切屑量的扩大的对策。另外，记载了以钝化膜覆盖电极用凹部内的侧壁面的工序。关于形成的槽部的深度，记载了优选1～100μm，特别是1～50μm为更优选的范围，并未设想最终断开所形成的槽部。在专利文献2，记载了通过具备被称为芯片框的绝缘性框，使不良芯片的抽出得以容易，模块制造时的芯片保护成为可能的方法。依据该方法，进一步小型化、低电感化也成为可能。在专利文献3，关于在端面整体形成导体层的构造进行了记载。在专利文献4，记载了在硅太阳电池的制造中，利用激光划片法形成0.1μm以上10μm以下的凹部的方法。在专利文献5，记载为了在保持衬底强度并且降低导通电阻的目的而在元件背面具有凹部的构造。[专利文献][专利文献1]日本专利申请公开第2005-012206号公报；[专利文献2]日本专利申请公开第2000-183282号公报；[专利文献3]日本专利申请公开第2009-224641号公报；[专利文献4]日本专利申请公开第2004-064028号公报；[专利文献5]日本专利申请公开第2006-156658号公报。
技术实现思路
如上述，有效利用破坏电场在使用硅时为0.3MV/cm而在使用SiC时为2.8MV/cm的特长，决定活性层即漂移外延层的厚度、终端构造。破坏电场为硅的约10倍大的SiC，漂移外延层为硅的1/10左右即可。即使关于终端构造的面方向的尺寸，在使用SiC材料的情况下也为硅的1/10左右即可。这里，由于芯片端的形状引起的电场集中、受周围气氛影响的芯片状态，在电特性评价时可能产生放电。由于已经分割成各个芯片，该放电容易在露出未形成PI的侧壁部（侧面部）的各个元件产生，由此，存在即使WT中不放电，CT中也会放电的这一问题。本专利技术是为解决如上述的问题而成的，其目的在于提供一种碳化硅半导体装置及碳化硅半导体装置的制造方法，以在分割成多个芯片的碳化硅半导体衬底中，分割后能够抑制放电产生。本专利技术的碳化硅半导体装置，其特征在于，包括：碳化硅半导体衬底；外延层，在所述碳化硅半导体衬底上形成，该外延层的杂质浓度比所述碳化硅半导体衬底低；电极，在所述外延层上形成；绝缘膜，至少覆盖所述电极的端部、和所述外延层的端部及侧面而形成。本专利技术的碳化硅半导体装置的制造方法，其特征在于，包括：（a）在碳化硅半导体衬底上，形成杂质浓度比所述碳化硅半导体衬底低的外延层的工序；（b）在所述外延层上，形成多个电极的工序；（c）在各所述电极所夹着的所述外延层上，形成比所述外延层下表面深的槽的工序；（d）至少覆盖所述电极的端部、和所述外延层的端部及露出的侧面而形成绝缘膜的工序；以及（e）从形成有所述槽的部分分割所述碳化硅半导体衬底的工序。依据本专利技术的碳化硅半导体装置，通过包括至少覆盖所述电极的端部、和所述外延层的端部及侧面而形成的绝缘膜，能够防止外延层的侧面部露出，能够抑制放电产生。依据本专利技术的碳化硅半导体装置的制造方法，包括（c）在各所述电极所夹着的所述外延层上，形成比所述外延层下表面深的槽的工序、（d）至少覆盖所述电极的端部、和所述外延层的端部及露出的侧面而形成绝缘膜的工序、和（e）从形成有所述槽的部分分割所述碳化硅半导体衬底的工序，从而，在分割碳化硅半导体衬底后，也能够防止外延层的侧面部露出，能够抑制放电产生。附图说明图1是说明本专利技术的实施方式的碳化硅半导体装置的制造方法的剖面图；图2是说明本专利技术的实施方式的碳化硅半导体装置的制造方法的剖面图；图3是说明本专利技术的实施方式的碳化硅半导体装置的制造方法的剖面图；图4是说明本专利技术的实施方式的碳化硅半导体装置的制造方法的剖面图；图5是说明本专利技术的实施方式的碳化硅半导体装置的制造方法的剖面图；图6是说明本专利技术的实施方式的碳化硅半导体装置的制造方法的剖面图；图7是说明本专利技术的实施方式的碳化硅半导体装置的制造方法的剖面图；图8是说明本专利技术的实施方式的碳化硅半导体装置的制造方法的剖面图；图9是说明本专利技术的实施方式的碳化硅半导体装置的制造方法的剖面图；图10是说明本专利技术的实施方式的碳化硅半导体装置的制造方法的剖面图；图11是说明本专利技术的先前技术的碳化硅半导体装置的制造方法的剖面图；图12是说明本专利技术的先前技术的碳化硅半导体装置的制造方法的剖面图。具体实施方式作为本专利技术的先前技术，如图11，示出PI8以分别覆盖表面电极垫片开口部10以外的表面电极端、切割线开口部100以外的表面电极端、终端构造附近的方式形成的情况。通常形成PI8时，在与n＋型衬底1表面的芯片端相当的部位不实施形成槽之类，所以，如图12所示，在分割成各个芯片时，在各个元件的侧壁部（侧面部），不形成作为绝缘膜的PI8。这里，由于芯片端的形状引起的电场集中、受周围气氛影响的芯片状态，在电特性评价时能够产生放电。由于已经分割，该放电容易在露出未形成PI8的侧壁部（侧面部）的各个元件产生，由此本文档来自技高网...

【技术保护点】
一种碳化硅半导体装置，其特征在于，包括：碳化硅半导体衬底（1）；外延层（2），在所述碳化硅半导体衬底（1）上形成，该外延层（2）的杂质浓度比所述碳化硅半导体衬底（1）低；电极（6），在所述外延层（2）上形成；以及绝缘膜（8），至少覆盖所述电极（6）的端部、和所述外延层（2）的端部及侧面而形成。

【技术特征摘要】
2012.03.09 JP 2012-0525461.一种碳化硅半导体装置的制造方法，其特征在于，包括：(a)在碳化硅半导体衬底(1)上，形成杂质浓度比所述碳化硅半导体衬底(1)低的外延层(2)的工序；(b)在所述外延层(2)上，形成多个电极(6)的工序；(c)在各所述电极(6)所夹着的所述外延层(2)上，形成比所述外延层(2)下表面深的槽(11)的工序；(d)至少覆盖所述电极(6)的端部、和所述外延层(2)的端部及露出的侧面而形成绝缘膜(8)的工序；以及(e)仅从形成有所述槽(11)的部分分割所述碳化硅半导体衬底(1)的工序，该碳化硅半导体装置的制造方法还包括：(f)在所述工序(d)前，用纯水清洗所述碳化硅半导体衬底(1)...

【专利技术属性】
技术研发人员：松野吉德，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：