本发明专利技术提供一种在用于写入速度改善的多比特同时写入中，实现减少存储单元的位置的偏差的写入的电阻变化型非易失性存储装置。该电阻变化型非易失性存储装置具有：多个位线、多个字线、多个存储单元、第一写入电路（例如，写入电路（60-0））、第二写入电路（例如，写入电路（60-k-1））、第一选择电路（例如，选择电路（S0_0））、第二选择电路（例如，选择电路（S0_k-1））、以及第一字线驱动电路（字线驱动电路（40-1））；其中，构成第一选择电路（例如，构成选择电路（S0_0）的NMOS晶体管（TS0_0_0～TS0_0_m-1））导通电阻值比第二选择电路（例如，构成选择电路（S0_k-1）的NMOS晶体管（TS0_k-1_0～TS0_k-1_m-1））的导通电阻值大。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及具有使用了所谓电阻变化元件而构成的存储单元的非易失性存储装置等。
技术介绍
近年来，具有使用所谓电阻变化元件而构成的存储单元的非易失性存储装置(以下，称为“电阻变化型非易失性存储装置”，或是仅称为“非易失性存储装置”)的研究开发正在进行。所谓电阻变化元件，是指具有电阻值根据电信号而发生变化(在高电阻状态与低电阻状态之间转移的)的性质、并能够通过该电阻值的变化而能够存储信息的元件。作为用了电阻变化元件的存储单元的结构存在ITlR结构和交叉点结构两种。在ITlR结构中，由一个利用字线选择存储单元的选择晶体管和一个电阻变化元件构成的存储单元，连接到被交叉地配置的位线和源极线间而够成。另一方面，在交叉点结构中，在以交差地配置的位线与字线的交点位置上，由位线与字线夹持而构成各存储单元。近年来，正在进行这些的结构的电阻变化型非易失性存储装置的各种开发(例如，专利文献I 3参考)。在专利文献I中示出具有作为ITlR结构而使用的存储单元的非易失性存储装置。其中，其目的是与所选择的存储单元的位置无关，抑制读出时的存储单元电流(即，流向存储单元流的电流)的偏差，实现稳定地读出，隔着存储单元阵列将位线和源极线的驱动位置配置在相反侧。并且，公开有以下内容:将两布线以同层、同形状以及同材质形成，并将双方的薄层电阻设置为相同，从而存储单元电流的系统路上的源极线和位线的电阻的总和与存储单元的位置无关而成为固定值，从而实现稳定的读出。 在专利文献2中示 出具有交叉点结构的存储单元的非易失性存储装置，其目的是排除对各存储单元的字线以及位线的布线电阻(即、寄生电阻)所致电压下降的影响，不依靠存储单元的位置，而确保写入以及读出动作的效果。在那里，公开有以下内容:作为产生写入以及读出的偏压的电源电路的结构，基于选择存储单元的地址，按照每个被激活(即，选择)的字线驱动电路组或者位线驱动电路组的位置，设定用于判断对存储单元施加的电压值或者存储单元电流的基准电流值，以使对布线电阻所致的电压下降进行补偿，由此对来自成为访问对象的存储单元的驱动电路的远端和近端的位置的差所致的电压下降进行补偿。在专利文献3中，公开有如下技术:在具有多层交叉点结构的存储单元的非易失性存储装置中，为了抑制对上层存储单元的位线以及字线的连接用的通孔的电阻所致的电压下降、并且将驱动电路划区的增加抑制为最小限度，将对位线和字线的进行驱动的驱动电路的沟道宽度以越是最上层用越大的方式来进行设定。根据以上叙述的3个专利文献I 3，通过存储单元的配置位置可以抵消非易失性存储装置的特性以及动作依存(以下，也将该依存性称为“存储单元位置依存性”)，能够抑制写入时的存储单元的特性偏差。另一方面，也提出有如下的方法:为了有效利用作为由电阻变化元件构成的存储单元的特征的快速的电阻变化，实现比原有的闪存的更快速的写入，通过对选择的源极线或字线上的多个比特同时进行写入(以下，将这样的写入也称为“多比特同时写入”)，可改善写入的并行速度以及吞吐量。现有技术文献专利文献专利文献1:日本专利特许第4712204号公报(图2)专利文献2:美国专利第7218570号说明书(Fig.1)专利文献3:日本专利特开2011-142186号公报(图19)
技术实现思路
专利技术将要解决的课题在改善写入传输速度上，基于多比特同时写入的并行速度提高是有效的方法之一。然而，在多比特同时写入中，存在字线或源极线的布线电阻带来的课题。例如，在多比特同时写入中，对连接共同的字线的多个存储单元同时进行写入，但那些多个存储单元的每一个被配置在与字线驱动电路的距离(即，布线电阻)不同的位置。因此，在使用了共同的字线的多比特同时写入中，存在如下课题:在多个存储单元的存储单元电流的产生偏差，弓丨起了在存储单元的电阻变化的不全等，使多比特同时写入的可靠性恶化。为了解决该课题，在写入时需要例如除去低电阻化时流动的存储单元电流与存储单元位置依存性。在这里，在前述 了的专利文献I 3中，公开有涉及如下内容的技术:从确保动作效果的观点出发，抑制在读出时以及写入时的特性偏差。然而，在所述专利文献I的结构中，需要将写入用的VL施加源和OV施加源配置在存储单元反对侧，设计上的制约较大。另外，在专利文献I中，如由该例子叙述的对在一个字线上的电位的存储单元位置依存性因为未加以考虑，所以因多比特同时写入时的低电阻状态的存储单元电流偏差，难以采用多比特同时写入作为写入速度的改善的策略。另外，在所述专利文献2中，根据访问的存储单元的位置，调整向存储单元的施加电压值或用于判断存储单元电流的基准电流值，但对于一个字线上的多个比特(多个存储单元)同时进行低电阻化时，需要按照每个存储单元的位置同时输出最合适的施加电压或者基准电流，因此，与此相伴，存在电路的增加以及设计的增加。另外，在所述专利文献3中，为了改善写入速度，因为需要将同时写入的目标比特数的量进行多层化，所以与从一个字线上提供同时写入的目标比特数的情况下相比，因为伴随过程上的对应(变更)，所以向多比特同时写入的应用非常困难。像这样，即使是专利文献I 3的某个手法中，因为应用多比特同时写入困难，或者产生某些弊端。本专利技术解决在所述以往的技术存在的课题，其目的是提供如下的电阻变化型的非易失性存储装置等:在几乎不存在方案的、设计的以及过程性的制约，在用于写入速度的改善的多位同时写入中，可实现减少存储单元的位置所致的偏差的写入。用于解决课题的手段为了解决所述以往的课题，本专利技术涉及的电阻变化型非易失性存储装置的一个形态，具有:多个位线；与所述多个位线交叉的多个字线；多个存储单元，被配置在所述多个位线和所述多个字线的交点，至少包含电阻变化元件而构成，且在第一电阻状态以及第二电阻状态的至少两个电阻状态可逆地变化；第一写入电路，在将所述多个存储单元中与作为所述多个位线中的至少一个位线的第一位线连接的存储单元的集合作为第一存储单元阵列单位时，对所述第一位线施加写入电压；第二写入电路，在将所述多个存储单元中与作为所述多个位线中的所述第一位线不同的至少一个位线的第二位线连接的存储单元的集合作为第二存储单元阵列单位时，对所述第二位线施加写入电压；第一选择电路，将所述第一写入电路和所述第一位线中的至少一个设为连接或非连接；第二选择电路，将所述第二写入电路和所述第二位线中的至少一个设为连接或非连接；以及第一字线驱动电路，对所述多个字线选择地驱动，在所述多个存储单元中，包含以数据存储为目的的存储单元和不以数据存储为目的的存储单元，所述第一写入电路以及第二写入电路，分别对所述第一位线以及第二位线同时施加写入电压，在通过所述第一写入电路以及第二写入电路同时执行写入的多个存储单元的写入单位中，在相同的字线上包含以所述数据存储作为目的存储单元和不以所述数据存储作为目的存储单元，相对于所述第一字线驱动电路，所述第一存储单元阵列单位比所述第二存储单元阵列单位较近地配置，在所述第一选择电路连接所述第一写入电路和所述第一位线时的作为所述第一选择电路的电阻值的第一导通电阻值，比在所述第二选择电路连接所述第二写入电路和所述第二位线时的作为所述第二选择电路的电阻值的第二导通电阻值大。另外，为了解决所述以往的课题，在本专利技术涉及的电阻变化型非易失性存储本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：川原昭文，东亮太郎，岛川一彦，田边浩平，
申请(专利权)人：松下电器产业株式会社，
类型：
国别省市：
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