抬高源漏结构CMOS和Bipolar器件的集成方法技术

本发明专利技术公开了一种抬高源漏结构CMOS和Bipolar器件的集成方法，在传统浅沟槽隔离结构上形成栅极结构，侧墙刻蚀造成硅基板有一定的刻蚀量，用选择性外延在源漏区生长多晶硅形成抬高源漏区，再沉积介质膜把CMOS区域保护住。基极多晶硅刻蚀后，形成多晶硅侧墙，把CMOS区域介质膜去掉，保留多晶硅侧墙下的介质膜。利用发射极多晶硅作为抬高源漏区向STI区的扩展以及CMOS局部区域的连线，图形化后涂布一层填充材料，回刻填充材料以及源漏区域上方发射极多晶硅，刻蚀停止在介质膜。最后去除填充材料和刻蚀停止层，完成源漏注入以及后续接触孔和金属连线工艺。该方法可减小有源区到栅极的尺寸，增加单位面积晶体管数量；扩大工艺窗口；减小源漏寄生电容，改善短沟道效应。

【技术实现步骤摘要】

本专利技术属于半导体集成电路制造领域，具体涉及一种抬高源漏结构CM0S(互补型金属氧化物半导体场效应晶体管)和Bipolar (双极型晶体管)器件的集成方法。
技术介绍
缩小有源区(AA)和栅极(gate)的设计尺寸可以有效减小源漏寄生电容，提高器件速度，同时可以减小器件面积，使单位面积有更多的器件数量。但是这个设计尺寸受限于接触孔的设计尺寸和接触孔套准的工艺能力，工艺窗口和器件尺寸成为互相制约的两个因素。另外一个问题是随着器件尺寸的不断缩小，有效沟道长度减小，如大家所公知的造成器件的短沟道效应。有很多研究提出了一些解决方案，包括LDD(Lightly DopedDrain，轻掺杂漏极)技术和抬高的源漏结构。抬高的源漏一般采用选择性外延工艺生长硅单晶，然后通过离子注入的方式形成源漏结，这样形成的源漏结深度也会相应变浅，从而改善短沟道效应，这种结构因为高剂量注入一般比较浅，同时硅单晶中杂质的扩散较慢，外延单晶的高度受到限制。
技术实现思路
本专利技术要解决的技术问题是提供一种，该方法可以减小有源区到栅极的设计尺寸，增加单位面积晶体管数量；扩大工艺窗口 ；减小源漏寄生电容，改善短沟道效应。为解决上述技术问题，本专利技术提供一种，这种方法包含以下步骤:步骤1，采用传统工艺形成具有浅沟槽隔离结构的栅极图形，然后形成栅极侧墙，栅极侧墙刻蚀造成部分娃基板损失；步骤2，在源漏区选择性外延生长多晶硅，形成抬高源漏区；步骤3，依次沉积介质膜及第一层多晶硅膜；步骤4，回刻第一层多晶硅膜，刻蚀停止在介质膜上，形成第一多晶硅膜侧墙；步骤5，去除部分介质膜，保留第一多晶硅侧墙下方的介质膜；步骤6，沉积第二层多晶硅膜，与第一多晶硅侧墙连接，和步骤2形成的抬高源漏区在浅沟槽隔离区和有源区交界处连接，在抬高源漏区正上方和第二层多晶硅膜侧壁下方由介质膜隔离；步骤7，使用光刻刻蚀工艺形成源漏扩展区域和局部连线图形，刻蚀停止在浅沟槽隔离区上面；步骤8，涂布填充材料(可以是光刻胶或者有机抗反射层)，使栅极图形上方的填充材料厚度较薄，栅极图形旁边的填充材料厚度较厚；步骤9，回刻填充材料和第一多晶硅侧墙和第二多晶硅侧墙，填充材料较薄的区域全部打开，填充材料较厚的区域部分保留，刻蚀多晶硅侧墙停止在介质膜上；步骤10，去除填充材料和介质膜，进行源漏注入，并使用高温扩散工艺，使杂质扩散到硅基板中，形成浅的源漏结；步骤11，采用传统的金属硅化物形成工艺和接触孔工艺形成最终器件结构。优选地，步骤11完成后，所述最终器件结构的抬高源漏区部分扩展到浅沟槽隔离区的，扩展距离大于0.1微米，所述抬高源漏区域和源漏扩展区域的材料为多晶硅，抬高源漏区多晶硅的厚度为1000埃，抬高源漏扩展区多晶硅的厚度为1000埃。优选地，在步骤I中，所述栅极侧墙刻蚀使用各向异性干法刻蚀工艺完成，刻蚀后造成20-100埃的娃基板损失。优选地，在步骤2中，所述选择性外延生长多晶硅的厚度在500-1000埃。优选地，在步骤3中，所述介质膜是氧化膜，或者氮化膜，或者是氧化膜和氮化膜组合的复合膜，该介质膜的厚度在200-800埃；所述第一层多晶硅膜的厚度在500-1500埃；所述介质膜和Bipolar基区开口介质膜是同一层膜，所述第一层多晶硅膜和基区开口多晶硅膜是同一层膜。第一层多晶硅膜采用如下步骤形成:首先，在介质膜上沉积一层500埃的多晶硅；然后使用光刻和刻蚀工艺定义Bipolar三极管基区开口图形，使用外延工艺，在基区区域生长SiGe单晶或者硅单晶，在非基区区域生长SiGe多晶或者硅多晶，这层SiGe多晶或者硅多晶和前面500埃的多晶硅共同组成CMOS区域的第一层多晶硅膜。优选地，在步骤4中，所述回刻第一层多晶硅膜工艺和Bipolar基区刻蚀可以是同一步刻蚀工艺，该步骤具体为:使用光刻工艺，Bipolar区域定义基区图形，在CMOS区域全部打开，使用各向异性干法刻蚀回刻第一层多晶硅膜，回刻形成的多晶硅侧墙高度在300-1000 埃。优选地，在步骤5中，所述介质膜去除使用湿法刻蚀工艺，或者干法刻蚀工艺，或者干法刻蚀和湿法刻蚀工艺的组合。所述去除部分介质膜，利用第一多晶硅侧墙的自对准特性，把CMOS区域的介质膜去掉，保留第一多晶硅侧墙下方的介质膜，这层介质膜在后续步骤中作为多晶硅回刻的刻蚀阻挡层。优选地，在步骤6中，所述第二层多晶硅膜和Bipolar区发射极多晶硅是同一层膜，所述第二层多晶硅膜的厚度为1000-2000埃，在第二层多晶硅膜沉积以后，第二层多晶硅膜覆盖整个CMOS区域。优选地，在步骤7中，所述源漏扩展区域、局部连线图形和Bipolar区域发射极图形在同一步完成。所述局部连线图形包括不同晶体管之间源极、栅极以及漏极的连接，可以横跨栅极，通过栅极上面的介质膜做为隔离层。优选地，在步骤8中，所述填充材料是有机抗反射层材料，涂布厚度在1500-4000埃，该填充材料在栅极图形旁边的厚度大于栅极图形上方厚度的500埃以上。优选地,在步骤9中，在刻蚀填充材料和多晶娃的时候，Bipolar区域使用光刻胶保护。该步骤采用干法刻蚀，刻蚀分为两步，第一步刻蚀打开栅极图形上方的填充材料，保留栅极图形旁边的填充材料，保留厚度大于300埃；第二步使用多晶硅对填充材料以及介质膜高选择比的条件刻蚀多晶硅侧墙，优选的高选择比为:多晶硅对填充材料以及介质膜的选择比大于5:1。优选地,在步骤10中，所述源漏注入的注入能量范围在5Kev_20Kev,注入剂量范围在 5E14-1E16。优选地，在步骤11中，所述形成的最终器件结构，其中抬高源漏区和抬高源漏扩展区的厚度差异控制在+/-100埃范围内。和现有技术相比，本专利技术具有以下有益效果:本专利技术提供一种包含抬高的源漏结构MOS晶体管的制作方法，其中抬高部分是利用选择性外延生长的多晶硅材料，源漏极抬高部分扩展到浅沟槽绝缘层区域(STI)，这样接触孔可以设计部分落入浅沟槽绝缘区域，解决了有源区和栅极设计尺寸受限的问题，源漏扩展部分使用Bipolar三极管制造过程中的发射极多晶硅。由于采用多晶硅材料，源漏极注入条件可以使用高剂量低能量条件，通过杂质在多晶硅中的快速扩散，形成浅的稳定的源极/漏极结。利用Bipolar工艺中的基极窗口多晶硅和基极多晶硅或者SiGe膜层在CMOS区域的侧墙，在源漏区域上部引入介质膜刻蚀停止层，这样可以精确控制后续源漏扩展区和局域连线的刻蚀后抬高源漏多晶硅的高度，克服不同尺寸图形和晶圆的工艺面内均一性问题。本专利技术的方法可以集成具有抬高源漏结构的CMOS和Bipolar结构，减小有源区到栅极的设计尺寸，增加单位面积晶体管数量；扩大工艺窗口 ；减小源漏寄生电容，改善短沟道效应；工艺方面抬闻的多晶娃厚度可以精确控制，克服面内均一性和不同结构的负载效应。同时由于源漏区的扩展，放宽了接触孔设计尺寸，扩大接触孔的工艺窗口 ；器件方面由于减小了源漏区面积，源漏寄生电容得到有效控制，同时抬高源漏的多晶硅材料可以实现高剂量低能量的注入，利用杂质在多晶硅内的快速扩散形成稳定的浅的源漏结，克服短沟道效应。附图说明图1-图11是本专利技术方法的工艺流程剖面示意图。图1是本专利技术方法的步骤I栅极侧墙刻蚀完成后的剖面示意图；图2是本专利技术方法的步骤2抬高源漏区生长完成后的剖面示意图本文档来自技高网...

【技术保护点】
一种抬高源漏结构CMOS和Bipolar器件的集成方法，其特征在于，这种方法包含以下步骤：步骤1，采用传统工艺形成具有浅沟槽隔离结构的栅极图形，然后形成栅极侧墙，栅极侧墙刻蚀造成部分硅基板损失；步骤2，在源漏区选择性外延生长多晶硅，形成抬高源漏区；步骤3，依次沉积介质膜及第一层多晶硅膜；步骤4，回刻第一层多晶硅膜，刻蚀停止在介质膜上，形成第一多晶硅膜侧墙；步骤5，去除部分介质膜，保留第一多晶硅侧墙下方的介质膜；步骤6，沉积第二层多晶硅膜，与第一多晶硅侧墙连接，和步骤2形成的抬高源漏区在浅沟槽隔离区和有源区交界处连接，在抬高源漏区正上方和第二层多晶硅膜侧壁下方由介质膜隔离；步骤7，使用光刻刻蚀工艺形成源漏扩展区域和局部连线图形，刻蚀停止在浅沟槽隔离区上面；步骤8，涂布填充材料，使栅极图形上方的填充材料厚度较薄，栅极图形旁边的填充材料厚度较厚；步骤9，回刻填充材料和第一多晶硅侧墙和第二多晶硅侧墙，填充材料较薄的区域全部打开，填充材料较厚的区域部分保留，刻蚀多晶硅侧墙停止在介质膜上；步骤10，去除填充材料和介质膜，进行源漏注入，并使用高温扩散工艺，使杂质扩散到硅基板中，形成浅的源漏结；步骤11，采用传统的金属硅化物形成工艺和接触孔工艺形成最终器件结构。...

【技术特征摘要】

【专利技术属性】
技术研发人员：刘鹏，
申请(专利权)人：上海华虹NEC电子有限公司，
类型：发明
国别省市：