【技术实现步骤摘要】
本专利技术涉及半导体
，尤其涉及一种。
技术介绍
随着半导体行业的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小(目前已经达到纳米级)，因此半导体器件制造过程中对工艺控制的要求较高。限制金属氧化物半导体(MOS)晶体管尺寸进一步缩小的主要问题是短沟道效应(SCE)，且该现象主要发生在沟道长度小于0.1微米时。器件失效包括但不仅限于DIBL (漏极感应载流子势垒降低，即低的源漏极击穿电压)，亚阈值泄露，和阈值不稳定等。这些问题统称为短沟道效应，主要与界面层的等效氧化层厚度(Equivalent Oxide Thickness,EOT)有关。因此，随着器件尺寸的进一步缩小，增加载流子迁移率就成了至关重要的一环。现有技术中，通常采用材料硅作为各种半导体器件的衬底，其中沟道区即为硅材料。如果能够将沟道区的材料换成具有更高载流子迁移率的材料，且这种材料又能和硅衬底很好地结合，那么半导体器件的性能将会有大幅度提高。
技术实现思路
本专利技术提供一种目的在于提供一种，用于改善沟道区载流子迁移率，提高器件的性能。根据本专利技术的一个方面，提供一种半导体器件的制造方法，其特征在于，包括以下步骤:a)提供衬底(100)，在所述衬底(100)之上形成伪栅堆叠和侧墙(230)，在伪栅堆叠的两侧形成源/漏区(110)，并形成覆盖整个半导体器件的停止层(240)以及第一层间介质层(300)；b)去除所述停止层(240)的一部分以暴露所述伪栅堆叠，继续去除所述伪栅堆叠，暴露沟道区；c)刻蚀所述沟道区，...
【技术保护点】
一种半导体器件的制造方法，其特征在于，包括以下步骤：a)提供衬底(100)，在所述衬底(100)之上形成伪栅堆叠和侧墙(230)，在伪栅堆叠的两侧形成源/漏区(110)，并形成覆盖整个半导体器件的停止层(240)以及第一层间介质层(300)；b)去除所述停止层(240)的一部分以暴露所述伪栅堆叠，继续去除所述伪栅堆叠，暴露沟道区；c)刻蚀所述沟道区，形成凹槽结构；d)在凹槽结构中形成新沟道区，与所述衬底(100)的上表面齐平，所述新沟道区从与衬底的交界面开始依次包括缓冲层、Ge层(120)和Si帽层；e)形成栅极堆叠。
【技术特征摘要】
1.一种半导体器件的制造方法，其特征在于，包括以下步骤: a)提供衬底(100)，在所述衬底(100)之上形成伪栅堆叠和侧墙(230)，在伪栅堆叠的两侧形成源/漏区(110)，并形成覆盖整个半导体器件的停止层(240)以及第一层间介质层(300)； b)去除所述停止层(240)的一部分以暴露所述伪栅堆叠，继续去除所述伪栅堆叠，暴露沟道区； c)刻蚀所述沟道区，形成凹槽结构； d)在凹槽结构中形成新沟道区，与所述衬底(100)的上表面齐平，所述新沟道区从与衬底的交界面开始依次包括缓冲层、Ge层(120)和Si帽层； e)形成栅极堆叠。2.根据权利要求1所述的方法，其特征在于，所述步骤a)之后包括: 对所述第一层间介质层(300)进行平坦化处理。3.根据权利要求1所述的方法，其特征在于，所述步骤e)包括: 在所述新沟道区上形成介质层(410)； 在所述介质层(410)上以及所述侧墙(230)的内壁上形成高k介质层(420)； 形成金属栅极(430)。4.根据权利要求3 所述的方法，其特征在于，所述高k介质层(420)的厚度为Inm 3nm。5.根据权利要求1所述的方法，其特征在于，在所述步骤e)之后还包括步骤: f)形成接触塞(620)。6.根据权利要求5所述的方法，其特征在于，所述步骤f)进一步包括: 形成覆盖整个半导体器件的第二层间介质层(500)； 刻蚀去除所述第二层间介质层(500)、所述第一层间介质层(300)和所述停止层(240)的一部分形成使所述源/漏区(110)部分暴露的接触孔； 在所述接触孔中填充金属材料，以形成接触塞(620)。7.根据权利要求6所述的方法，其特征在于，所述第二层间介质层(500)的厚度为IOnm 50nmo8.根据权利要求6所述的方法，其特征在于，在所述接触孔中填充金属材料之前，先形成金属娃化物(600)。9.根据权利要求1所述的方法，其特征在于，还包括在形...
【专利技术属性】
技术研发人员：王桂磊，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：
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