半导体封装件的封装方法及应用其形成的半导体封装件技术

一种半导体封装件的封装方法及应用其形成的半导体封装件。半导体封装件包括基板、芯片及封装体。芯片具有一面对基板的一第一表面及一远离基板的一第二表面。封装体包覆芯片且具有一凹槽及一上表面，封装体的上表面高于或对齐于芯片的第二表面，其中凹槽与封装体的上表面相连且露出芯片的第二表面，且凹槽的底面低于芯片的第二表面。

【技术实现步骤摘要】

本专利技术是有关于一种半导体封装件的封装方法及应用其形成的半导体封装件，且特别是有关于一种改善散热问题的半导体封装件的封装方法及应用其形成的半导体封装件。
技术介绍
传统的半导体封装件包含芯片及封装体。为了保护芯片，封装体通常包覆芯片的侧面及上表面。然而，这样完整的包覆反而不易散逸芯片的热量。此外，若芯片的上表面及侧缘完全暴露于外界中虽具有较佳的散热效果但容易造成芯片遇外力碰撞而损坏的风险。
技术实现思路
本专利技术有关于一种半导体封装件,一实施例中，可改善已知的芯片散热不佳的问题且可降低芯片遭受外界碰撞而损坏的风险。根据本专利技术，提出一种半导体封装件的封装方法。半导体封装件的封装方法包括以下步骤。提供一上模及一下模，上模包括一可形变元件；设置一基板及一芯片于下模，其中芯片设于基板上且位于可形变元件正下方并具有一上表面；合模下模与上模而形成一模穴，使可形变元件挤压芯片而形成一环状突部，环状突部的一底面低于芯片的上表面，且下模与上模在合模后，模穴的一顶面对齐或高于芯片的上表面；以及，填充一封装材料于上模与下模之间的模穴内，其中封装材料包覆芯片且覆盖模穴的顶面。根据本专利技术，提出一种半导体封装件。半导体封装件包括一基板、一芯片及一封装体。芯片具有一面对基板的一第一表面及一远离基板的一第二表面。封装体包覆芯片且具有一凹槽及一上表面，封装体的上表面高于或对齐于芯片的第二表面，其中凹槽与封装体的上表面相连且露出芯片的第二表面，且凹槽的底面低于芯片的第二表面。为让本专利技术的上述内容能更明显易懂，下文特举实施例，并配合附图，作详细说明如下:附图说明图1A绘示依照本专利技术一实施例的半导体封装件的外观图。图1B绘示图1A中沿方向1B-1B’的剖视图。图2绘示图1B的测试半导体封装件的示意图。图3A至3C绘示图1B的半导体封装件的制造过程图。主要元件符号说明:100:半导体封装件110:基板110u、130u:上表面120:芯片120b:第一表面120u:第二表面120s:侧面121、140:电性接点130:封装体130’:封装材料130b,221b,2131b:底面130r:凹槽130rl:第一子凹槽130r2:第二子凹槽130s:内侧面150:压板160:测试针脚210:上模211:上模体212:中板212r、221r:凹部213:可形变元件213s1:外侧213s2:内侧2131:环形突部220:下模221:下模体222:7承载板230r:模穴230u、212u:顶面2131:环状突部D1、D2:内径H1、H2、H3、H4、H5:距离P:压缩厚度S:模流空间T1、T2:厚度具体实施例方式请参照图1A，其绘示依照本专利技术一实施例的半导体封装件的外观图。半导体封装件100包括基板110、芯片120、封装体130及至少一电性接点140。基板110可以是有机(organic)基板、陶瓷(ceramic)基板110、娃基板、金属载板或中介层基板。此外，基板110可以是单层或多层线路基板。请参照图1B，其绘示图1A中沿方向1B-1B’的剖视图。芯片120以其主动面(例如是芯片120的面向基板110的第一表面120b)朝下方位设于基板110的上表面IlOu上，并通过至少一电性接点121电性连接于基板110，此种芯片120称为覆晶(flip chip)。电性接点121例如凸块、焊球或导电柱。封装体130包覆芯片120的侧面120s且具有凹槽130r。凹槽130r露出芯片120的远离基板110的第二表面120u。本例中，凹槽130r露出芯片120的整个第二表面120u，藉以提供最大露出面积，以快速把芯片120的热量逸散至半导体封装件100外。凹槽130r的底面130b低于芯片120的第二表面120u，但高于芯片120的第一表面120b。由于凹槽130r的底面130b高于芯片120的第一表面120b，使凹槽130r的底面130b与芯片120的第一表面120b之间形成一模流空间S。在封装工艺中，呈流动态的封装材料130’ (图3C)可经由此模流空间S顺畅地填满芯片120的第一表面120b与基板110的上表面IlOu之间的空间而包覆电性接点121。一例中，封装体130的上表面130u与芯片120的第二表面120u的距离Hl介于0至110微米之间，而芯片120的第二表面120u与凹槽130r的底面130b的距离H2介于0至110微米之间，使封装体130的上表面130u与凹槽130r的底面130b的距离H3 (距离Hl与H2的合)介于0至220微米之间。此外，芯片120的厚度Tl约800微米，然亦可更薄或更厚。上述距离H1、H2及H3的值亦可随芯片的厚度调整，其中根据本专利技术一实施例的距离H2与距离Hl低于距离H3，可避免基板的上表面外露造成可靠度降低的问题。凹槽130r从封装体130的上表面130u往芯片120及基板110的方向延伸，使凹槽130r与封装体130的上表面130u相连且露出芯片120的第二表面120u。凹槽130r包括第一子凹槽130rl及第二子凹槽130r2。第一子凹槽130rl连通于第二子凹槽130r2，且露出芯片120的第二表面120u，例如是露出芯片120的整个第二表面120u，以提升对芯片120的散热效果。第二子凹槽130r2的内径Dl从封装体130的上表面130u往凹槽130r的底面130b的方向渐缩，而构成一碗形凹槽、V型凹槽或其它合适凹槽轮廓，本例以碗形凹槽为例。就第二子凹槽130r2的轮廓来说，第二子凹槽130r2的内侧面130s从封装体130的上表面130u往基板110方向延伸一距离H3后，再往芯片120的第二表面120u的方向延伸至芯片120的侧面120s。当第二子凹槽130r2的内侧面130s与侧面120s的接触处愈靠近芯片120的第二表面120u，封装体130覆盖芯片120的侧面120s的范围愈大。本例中，第二子凹槽130r2的内侧面130s接触芯片120的第二表面120u与侧面120s的转角处，可使封装体130覆盖芯片120的整个侧面120s。请参照图2，其绘示图1B的测试半导体封装件的示意图。当半导体封装件100接受测试时，压板150会抵压在半导体封装件100上，使电性接点140电性接触到测试针脚160。由于本实施例的封装体130的上表面130u高于芯片120的第二表面120u，因此压板150接触封装体130的上表面130u，而不会直接压到芯片120，进而降低芯片120损坏的机率。另一例中，封装体130的上表面130u与芯片120的第二表面120u可实质上对齐，例如是共面。在此设计下，压板150同时抵压到芯片120的第二表面120u及封装体130的上表面130u，使芯片120及封装体130 —起分担受压应力，因此降低了芯片120本身的受压应力，进而降低芯片120损坏的机率。请参照图3A至图3B，其绘示图1B的半导体封装件的制造过程图。如图3A所示，提供上模210及下模220。上模210包括上模体211、中板212及可形变元件213，其中，中板212设于上模体211上，中板212具有一开口朝向下模220的凹部212r，可形变元件213设于中板212的凹部212r的顶面212u上。凹部212r的内径D2从凹部本文档来自技高网...

【技术保护点】
一种半导体封装件的封装方法，其特征在于，包括：提供一上模及一下模，该上模包括一可形变元件；设置一基板及一芯片于该下模上，其中该芯片设于该基板上且位于该可形变元件正下方并具有一上表面；合模该下模与该上模形成一模穴，该可形变元件挤压该芯片而形成一环状突部，该环状突部的一底面低于该芯片的该上表面，且该下模与该上模在合模后，该模穴的一顶面对齐或高于该芯片的该上表面；以及填充一封装材料于该下模与该上模之间的该模穴内，其中该封装材料包覆该芯片且覆盖该模穴的该顶面。

【技术特征摘要】
1.一种半导体封装件的封装方法，其特征在于，包括: 提供一上模及一下模，该上模包括一可形变元件； 设置一基板及一芯片于该下模上，其中该芯片设于该基板上且位于该可形变元件正下方并具有一上表面； 合模该下模与该上模形成一模穴，该可形变元件挤压该芯片而形成一环状突部，该环状突部的一底面低于该芯片的该上表面，且该下模与该上模在合模后，该模穴的一顶面对齐或闻于该芯片的该上表面；以及 填充一封装材料于该下模与该上模之间的该模穴内，其中该封装材料包覆该芯片且覆盖该模穴的该顶面。2.如权利要求1所述的封装方法，其特征在于，于合模该下模与该上模的步骤中，该环状突部的该底面高于该芯片的一下表面。3.如权利要求1所述的封装方法，其特征在于，于设置该芯片及该基板于该下模的步骤中，该芯片以一电性接点设于该基板上；于填充该封装材料于该模穴内的该步骤中，该封装材料填充于该芯片与该基板之间而包覆该电性接点。4.如权利要求1所述的封装方法，其特征在于，该下模包括: 一下模体，具有一凹部；以及 一承载板，设于该下模体的该凹部； 于设置该芯片及该基板于该下模的该步骤中，该基板设于该承载板上。5.如权利要求1所述的封...

【专利技术属性】
技术研发人员：余政贤，陈奕廷，
申请(专利权)人：日月光半导体制造股份有限公司，
类型：发明
国别省市：