MOS管电阻器制造技术

本发明专利技术公开了一种MOS管电阻器，包括第一电阻端子、第二电阻端子、以及位于该第一电阻端子和第二电阻端子之间的单向导通电阻单元，该单向导通电阻单元包括第一PMOS管和第二PMOS管，该第一PMOS管的衬底引出极和该第二PMOS管的衬底引出极保持电位浮空。本发明专利技术的MOS管电阻器，结构简单，占用面积小，易于芯片集成。

【技术实现步骤摘要】

本专利技术涉及一种在集成电路芯片上利用MOS管实现大电阻的集成MOS管电阻器。
技术介绍
目前，芯片上实现电阻的常用方法有两种，一种是用工艺厂商提供的电阻串联或并联实现；另一种是用多个工作在线性电阻区的MOS管串联或并联实现。当电阻值大于IO6 IO9 Ω时两种方法都需要占用相当大的芯片面积，因此当电路设计中需要用到IO6 IO9Ω级或更大电阻时就无法集成在芯片内部，只能通过管脚引出在板级外挂大电阻，外挂大电阻虽然能解决芯片内部不能集成大电阻的问题，但是增加了芯片的封装成本
技术实现思路
本专利技术的目的，在于解决现有的利用半导体器件电阻所存在的上述问题，从而提供了一种具有新型结构的MOS管电阻器。在本专利技术的一个方面，该MOS管电阻器包括第一电阻端子、第二电阻端子、以及位于该第一电阻端子和第二电阻端子之间的单向导通电阻单元，该单向导通电阻单元包括第一 PMOS管和第二 PMOS管，其中，该第一 PMOS管的第一 P掺杂区域引出极和该第一电阻端子相连接，该第一 PMOS管的栅极和该第一 PMOS管的第二 P掺杂区域引出极相连接；该第二 PMOS管的第一 P掺杂区域引出极和该第一 PMOS管的第二 P掺杂区域引出极相连接，该第二 PMOS管的栅极和该第二 PMOS管的第二 P掺杂区域引出极相连接，该第二PMOS管的第二 P掺杂区域引出极和该第二电阻端子相连接；并且，该第一 PMOS管的衬底引出极和该第二 PMOS管的衬底引出极保持电位浮空。优选地，该第一 PMOS管的第一 P掺杂区域引出极为该第一 PMOS管的源极，该第一PMOS管的第二 P掺杂区域引出极为该第一 PMOS管的漏极，该第二 PMOS管的第一 P掺杂区域引出极为该第二 PMOS管的源极，该第二 PMOS管的第二 P掺杂区域引出极为该第二 PMOS管的漏极。优选地，该第一 PMOS管的第一 P掺杂区域引出极为该第一 PMOS管的漏极，该第一PMOS管的第二 P掺杂区域引出极为该第一 PMOS管的源极，该第二 PMOS管的第一 P掺杂区域引出极为该第二 PMOS管的漏极，该第二 PMOS管的第二 P掺杂区域引出极为该第二 PMOS管的源极。在本专利技术的另一个方面，该MOS管电阻器括第一电阻端子、第二电阻端子、以及位于该第一电阻端子和第二电阻端子之间且相互并联的第一单向导通电阻单元以及第二单向导通电阻单元，该第一单向导通电阻单元包括第一 PMOS管和第二 PMOS管，该第二单向导通电阻单元包括第三PMOS管和第四PMOS管，其中，该第一 PMOS管的第一 P掺杂区域引出极和该第一电阻端子相连接，该第一 PMOS管的栅极和该第一 PMOS管的第二 P掺杂区域引出极相连接；该第二 PMOS管的第一 P掺杂区域引出极和该第一 PMOS管的第二 P掺杂区域引出极相连接，该第二 PMOS管的栅极和该第二 PMOS管的第二 P掺杂区域引出极相连接，该第二PMOS管的第二 P掺杂区域引出极和该第二电阻端子相连接；该第三PMOS管的第一 P掺杂区域引出极和该第二电阻端子相连接，该第三PMOS管的栅极和该第三PMOS管的第二 P掺杂区域引出极相连接；该第四PMOS管的第一 P掺杂区域引出极和该第三PMOS管的第二 P掺杂区域引出极相连接，该第四PMOS管的栅极和该第四PMOS管的第二 P掺杂区域引出极相连接，该第四PMOS管的第二 P掺杂区域引出极和该第一电阻端子相连接；并且，该第一 PMOS管的衬底引出极、该第二 PMOS管的衬底引出极、该第三PMOS管的衬底引出极和该第四PMOS管的衬底引出极保持电位浮空。 优选地，该第一 PMOS管的第一 P掺杂区域弓I出极为该第一 PMOS管的源极，该第一PMOS管的第二 P掺杂区域引出极为该第一 PMOS管的漏极，该第二 PMOS管的第一 P掺杂区域引出极为该第二 PMOS管的源极，该第二 PMOS管的第二 P掺杂区域引出极为该第二 PMOS管的漏极，该第三PMOS管的第一 P掺杂区域引出极为该第三PMOS管的源极，该第三PMOS管的第二 P掺杂区域引出极为该第三PMOS管的漏极，该第四PMOS管的第一 P掺杂区域引出极为该第四PMOS管的源极，该第四PMOS管的第二 P掺杂区域引出极为该第四PMOS管的漏极。优选地，该第一 PMOS管的第一 P掺杂区域弓I出极为该第一 PMOS管的漏极，该第一PMOS管的第二 P掺杂区域引出极为该第一 PMOS管的源极，该第二 PMOS管的第一 P掺杂区域引出极为该第二 PMOS管的漏极，该第二 PMOS管的第二 P掺杂区域引出极为该第二 PMOS管的源极，该第三PMOS管的第一 P掺杂区域引出极为该第三PMOS管的漏极，该第三PMOS管的第二 P掺杂区域引出极为该第三PMOS管的源极，该第四PMOS管的第一 P掺杂区域引出极为该第四PMOS管的漏极，该第四PMOS管的第二 P掺杂区域引出极为该第四PMOS管的源极。本专利技术的MOS管电阻器，采用利用PMOS管实现大电阻的电路结构，此结构利用工作在亚阈值导通区PMOS管实现大电阻，阻值可以达到109Ω数量级，并且结构简单，占用面积小，易于芯片集成。附图说明图1为本专利技术的MOS管电阻器在一个实施方式中的电路示意图；图2为本专利技术的MOS管电阻器在另一个实施方式中的电路示意图；图3为图1中电路在半导体器件的工艺结构示意图；图4是本专利技术的MOS管电阻器的应用示意图。具体实施例方式总体而言，本专利技术的MOS管电阻器，采用多个PMOS管连接成单向导通电阻，并且，在一优选的实施方式中，将两个单向导通电阻反向连接，从而构成可双向导通的具有大电阻值的电阻器。具体地，参照图1，是本专利技术的MOS管电阻器在一个实施方式中的电路示意图。参照图3，是图1中所示的实施方式的半导体器件工艺结构示意图。该实施方式中实现的MOS管电阻器为单向导通电阻。具体地，如图所示，在该实施方式中，MOS管电阻器包括第一电阻端子IN、第二电阻端子OUT、以及位于第一电阻端子IN和第二电阻端子OUT之间的单向导通电阻单元，单向导通电阻单元包括第一 PMOS管A和第二 PMOS管B，其中，第一 PMOS管A的第一 P掺杂区域引出极和第一电阻端子IN相连接，该第一 PMOS管A的栅极和第一 PMOS管A的第二 P掺杂区域弓丨出极相连接；第二 PMOS管B的第一 P掺杂区域弓丨出极和第一 PMOS管A的第二 P掺杂区域弓I出极相连接，第二 PMOS管B的栅极和第二 PMOS管B的第二 P掺杂区域引出极相连接，第二 PMOS管B的第二 P掺杂区域引出极和第二电阻端子OUT相连接；并且，特别地，第一 PMOS管A的衬底引出极(BULK)和该第二 PMOS管B的衬底引出极(BULK)保持电位浮空。在上述的连接配置中，第一 PMOS管A和第二 PMOS管B的第一 P掺杂区域引出极可以是源极，也可以是漏极。相对应地，第一 PMOS管A和第二 PMOS管B的第一 P掺杂区域引出极可以是漏极，也可以是源极。在如图1所示的电路中，第一 PMOS管A的第一 P掺杂区域引出极为其源极，第二 P掺杂区域引出极为其漏极，第二 PMOS管B的第一 P掺杂区域引出极为其源极，第二 P掺杂区域引出极为其漏极。在如图3所示的本文档来自技高网...

【技术保护点】
一种MOS管电阻器，其特征在于，包括第一电阻端子、第二电阻端子、以及位于该第一电阻端子和第二电阻端子之间的单向导通电阻单元，该单向导通电阻单元包括第一PMOS管和第二PMOS管，其中，该第一PMOS管的第一P掺杂区域引出极和该第一电阻端子相连接，该第一PMOS管的栅极和该第一PMOS管的第二P掺杂区域引出极相连接；该第二PMOS管的第一P掺杂区域引出极和该第一PMOS管的第二P掺杂区域引出极相连接，该第二PMOS管的栅极和该第二PMOS管的第二P掺杂区域引出极相连接，该第二PMOS管的第二P掺杂区域引出极和该第二电阻端子相连接；并且，该第一PMOS管的衬底引出极和该第二PMOS管的衬底引出极保持电位浮空。

【技术特征摘要】
1.一种MOS管电阻器，其特征在于，包括第一电阻端子、第二电阻端子、以及位于该第一电阻端子和第二电阻端子之间的单向导通电阻单元，该单向导通电阻单元包括第一 PMOS管和第二 PMOS管，其中， 该第一 PMOS管的第一 P掺杂区域引出极和该第一电阻端子相连接，该第一 PMOS管的栅极和该第一 PMOS管的第二 P掺杂区域引出极相连接； 该第二 PMOS管的第一 P掺杂区域引出极和该第一 PMOS管的第二 P掺杂区域引出极相连接，该第二 PMOS管的栅极和该第二 PMOS管的第二 P掺杂区域引出极相连接，该第二 PMOS管的第二P掺杂区域引出极和该第二电阻端子相连接； 并且，该第一 PMOS管的衬底引出极和该第二 PMOS管的衬底引出极保持电位浮空。2.根据权利要求1所述的MOS管电阻器，其特征在于，该第一PMOS管的第一 P掺杂区域引出极为该第一 PMOS管的源极，该第一 PMOS管的第二 P掺杂区域引出极为该第一 PMOS管的漏极，该第二 PMOS管的第一 P掺杂区域引出极为该第二 PMOS管的源极，该第二 PMOS管的第二 P掺杂区域引出极为该第二 PMOS管的漏极。3.根据权利要求1所述的MOS管电阻器，其特征在于，该第一PMOS管的第一 P掺杂区域引出极为该第一 PMOS管的漏极，该第一 PMOS管的第二 P掺杂区域引出极为该第一 PMOS管的源极，该第二 PMOS管的第一 P掺杂区域引出极为该第二 PMOS管的漏极，该第二 PMOS管的第二 P掺杂区域引出极为该第二 PMOS管的源极。4.一种MOS管电阻器，其特征在于，包括第一电阻端子、第二电阻端子、以及位于该第一电阻端子和第二电阻端子之间且相互并联的第一单向导通电阻单元以及第二单向导通电阻单元，该第一单向导通电阻单元包括第一 PMOS管和第二 PMOS管，该第二单向导通电阻单元包括第三PMOS管和第四PMOS管，其中， 该第一 PMOS管的第一 P掺杂区域引出极和该第一电阻端子相连接，该第一 PMOS管的栅极和该第一 PMOS管的第二 P掺杂区域引出极相连接； 该第二 PMOS管的第一 P掺杂区域引出极和该第一 PMOS管的第二 P掺杂区域引出极相...

【专利技术属性】
技术研发人员：李鹏，张亮，吴艳辉，陈丽，陈宁，谢雪松，
申请(专利权)人：上海贝岭股份有限公司，
类型：发明
国别省市：