半导体电容器结构及其制造方法技术

本发明专利技术提供了一种半导体电容器结构及其制造方法。一种半导体电容器结构，其包括：多个半导体电容器，其中每个半导体电容器均包括：半导体衬底；位于所述半导体衬底表面的第一介质层；位于所述第一介质层表面的第一多晶硅层；位于所述第一多晶硅层表面的第二介质层；位于所述第二介质层和第一介质层表面的第二多晶硅层；其中，所述多个半导体电容器中的一部分的第二介质层具有第一厚度，所述多个半导体电容器中的另一部分的第二介质层具有第二厚度，且所述第一厚度大于所述第二厚度。

【技术实现步骤摘要】

本专利技术涉及半导体制造领域，更具体地说，本专利技术涉及一种。
技术介绍
在现有的常见的非挥发记忆体生产工艺中，需要用到多层不同工艺步骤的多晶硅。由此发展出的多晶硅-绝缘体-多晶硅(PIP，Poly-Insulator-Poly)电容器和多晶硅-多晶硅-衬底(PPS，Poly-Poly-Substrate)电容器也被广泛作为电容器件使用。图I是现有的PIP电容器的结构示意图，包括半导体衬底100，所述半导体衬底100表面形成有浅沟槽隔离结构110 ;位于所述浅沟槽隔离结构110表面的第一介质层120 ;位于所述第一介质层120表面的第一多晶娃层130 ;位于所述第一多晶娃层130表面的第二介质层140，且第二介质层140覆盖第一多晶硅层130的一侧的侧壁；位于所述第二介质层140和第一介质层120表面的第二多晶娃层150,且所述第二多晶娃层150覆盖第二介质层140位于第一介质层120表面的侧壁，与被覆盖第一多晶娃层130侧壁相对的一端的第一多晶娃层130部分表面被暴露,且所述暴露的表面形成有与第一多晶娃层130电连接的第一导电插塞170,所述第二多晶娃层150表面还具有与第二多晶娃层150电连接的第二导电插塞180。图2是现有PPS电容器的结构示意图，包括半导体衬底200，所述半导体衬底200表面形成有掺杂阱290，以及位于所述掺杂阱290两侧的浅沟槽隔离结构210 ;位于所述掺杂讲290表面的第一介质层220 ;位于所述第一介质层220表面的第一多晶娃层230 ;位于所述第一多晶娃层230表面的第二介质层240,所述第二介质层240覆盖第一多晶娃层230的一个侧壁；位于所述第二介质层240和第一介质层220表面的第二多晶硅层250，且所述第二多晶娃层250覆盖第二介质层240位于第一介质层220表面的侧壁，与被覆盖第一多晶硅层230侧壁相对的一端的第一多晶硅层230部分表面被暴露，且所述暴露的表面形成有与第一多晶娃层230电连接的第一导电插塞270,所述第二多晶娃层250表面还具有与第二多晶硅层250电连接的第二导电插塞280。在公开号为CN101937878A的中国专利申请以及公开号为CN102214702A的中国专利申请中披露了上述PPS电容器的形成方法。但是，对于图I和图2所示的半导体电容器结构，如果需要大电容值的电容器，则必须增大上述PIP/PPS半导体电容器结构的面积。由此，对于大电容值的电容器应用来说，需要耗费较大的器件面积。
技术实现思路
本专利技术所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够节省器件面积的。为了实现上述技术目的，根据本专利技术的第一方面，提供了一种半导体电容器结构，其包括多个半导体电容器，其中每个半导体电容器均包括半导体衬底；位于所述半导体衬底表面的第一介质层；位于所述第一介质层表面的第一多晶娃层；位于所述第一多晶娃层表面的第二介质层；位于所述第二介质层和第一介质层表面的第二多晶硅层；其中，所述多个半导体电容器中的一部分的第二介质层具有第一厚度，所述多个半导体电容器中的另一部分的第二介质层具有第二厚度，且所述第一厚度大于所述第二厚度。优选地，所述半导体衬底表面形成有浅沟槽隔离结构，且第一介质层位于所述浅沟槽隔离结构上方；或者半导体衬底表面没有浅沟槽隔离结构，且第一介质层位于所述衬底上方。优选地，第二介质层覆盖第一多晶硅层的一侧的侧壁；所述第二多晶硅层覆盖第二介质层位于第一介质层表面的侧壁，与被覆盖第一多晶娃层侧壁相对的一端的第一多晶娃层部分表面被暴露，且所述暴露的表面形成有与第一多晶娃层电连接的第一导电插塞，所述第二多晶硅层表面还具有与第二多晶硅层电连接的第二导电插塞；其中，对于位于衬底上方的半导体电容器结构，所述衬底表面还具有与衬底层电连接的第三导电插塞，衬底、第一介质层、第一多晶娃层形成的电容与第一多晶娃层、第二介质层、第二多晶硅层形成的电容电连接并联成更大的电容结构。根据本专利技术的第二方面，提供了一种半导体电容器结构制造方法，其于包括在芯片中同时布置多个半导体电容器，其中每个半导体电容器均包括半导体衬底；位于所述浅沟槽隔离结构表面或者衬底表面的第一介质层；位于所述第一介质层表面的第一多晶硅层；位于所述第一多晶娃层表面的第二介质层；位于所述第二介质层和第一介质层表面的第二多晶硅层；其中，使得所述多个半导体电容器中的一部分的第二介质层具有第一厚度，并且使得所述多个半导体电容器中的另一部分的第二介质层具有第二厚度，且所述第一厚度大于所述第二厚度。优选地，在形成具有不同厚度的MOS晶体管栅极氧化层的步骤中分别形成具有第一厚度的第二介质层以及具有第二厚度的第二介质层。根据本专利技术的第三方面，提供了一种半导体电容器结构，其包括多个半导体电容器，其中每个半导体电容器均包括半导体衬底，所述半导体衬底表面形成有掺杂阱；位于所述掺杂阱表面的第一介质层；位于所述第一介质层表面的第一多晶硅层；位于所述第一多晶娃层表面的第二介质层；位于所述第二介质层和第一介质层表面的第二多晶娃层；其中，所述多个半导体电容器中的一部分的第二介质层具有第一厚度，所述多个半导体电容器中的另一部分的第二介质层具有第二厚度，且所述第一厚度大于所述第二厚度。优选地，所述半导体衬底表面形成有浅沟槽隔离结构；浅沟槽隔离结构或者作为所述半导体电容器结构的一部分作为与衬底的隔离，或者位于应用于不同电压条件的位于衬底之上的所述半导体电容器结构之间作为彼此不同电势掺杂阱之间的隔离。优选地，所述第二介质层覆盖第一多晶硅层的一个侧壁；所述第二多晶硅层覆盖第二介质层位于第一介质层表面的侧壁，与被覆盖第一多晶硅层侧壁相对的一端的第一多晶娃层部分表面被暴露，且所述暴露的表面形成有与第一多晶娃层电连接的第一导电插塞，所述第二多晶娃层250表面还具有与第二多晶娃层250电连接的第二导电插塞。根据本专利技术的第四方面，提供了一种半导体电容器结构制造方法，其特征在于包括在芯片中同时布置多个半导体电容器，其中每个半导体电容器均包括半导体衬底，所述半导体衬底表面形成有掺杂阱；位于所述掺杂阱表面的第一介质层；位于所述第一介质层表面的第一多晶娃层；位于所述第一多晶娃层表面的第二介质层；位于所述第二介质层和第一介质层表面的第二多晶硅层；其中，使得所述多个半导体电容器中的一部分的第二介质层具有第一厚度，并且使得所述多个半导体电容器中的另一部分的第二介质层具有第二厚度，且所述第一厚度大于所述第二厚度。优选地，在形成具有不同厚度的MOS晶体管栅极氧化层的步骤中分别形成具有第一厚度的第二介质层以及具有第二厚度的第二介质层。根据本专利技术通过在半导体电容器结构制造过程中在芯片中同时布置具有不同第一介质层厚度的半导体电容器，由此，可以将具有较厚的第一厚度的第一介质层的半导体电容器用于更高电压应用，而对于具有较薄的第二厚度的第一介质层的半导体电容器，可以通过更小的面积实现更大的电容值，由此提供一种能够节省器件面积的半导体电容器结构。附图说明结合附图，并通过参考下面的详细描述，将会更容易地对本专利技术有更完整的理解并且更容易地理解其伴随的优点和特征，其中图I示意性地示出了根据现有技术的PIP电容器的结构示意图。图2示意性地示出了根据现有技术的PPS电容器的结构示意图。图3本文档来自技高网...

【技术保护点】
一种半导体电容器结构，其特征在于包括：多个半导体电容器，其中每个半导体电容器均包括：半导体衬底；位于所述半导体衬底表面的第一介质层；位于所述第一介质层表面的第一多晶硅层；位于所述第一多晶硅层表面的第二介质层；位于所述第二介质层和第一介质层表面的第二多晶硅层；其中，所述多个半导体电容器中的一部分的第二介质层具有第一厚度，所述多个半导体电容器中的另一部分的第二介质层具有第二厚度，且所述第一厚度大于所述第二厚度。

【技术特征摘要】

【专利技术属性】
技术研发人员：江红，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：