具有电阻电路的半导体装置制造方法及图纸

本发明专利技术涉及具有电阻电路的半导体装置。其课题是提供由高电阻/高精度的电阻元件构成的电阻电路。作为解决手段，在由薄膜化为以下的薄膜材料构成的电阻元件上形成氮化硅等的绝缘膜。在通过蚀刻形成接触孔时，通过该绝缘膜防止接触孔穿透电阻元件。

【技术实现步骤摘要】

本专利技术涉及由在同一半导体衬底上具有电阻电路的半导体集成电路构成的半导体装置。
技术介绍
关于半导体集成电路中使用的电阻，会使用在单晶硅半导体衬底中注入导电类型与半导体衬底相反的杂质而得的扩散电阻、以及由注入杂质后的多晶硅构成的多晶硅电阻坐寸ο图2是以往的电阻电路中使用的电阻元件与绝缘栅场效应晶体管(以下简称为 MISFET)组合后的截面图。MISFET 102由薄的栅氧化膜3、源/漏区4和栅极5构成，周围由厚的分离用氧化膜2包围。在它们之上形成中间绝缘膜8，经由接触孔9通过金属配线10进行电连接。另外，电阻元件101由层叠在平坦的厚分离用氧化膜2上的多晶硅膜构成。在构成电阻元件的多晶硅膜上形成有两端的高浓度杂质区6和夹在中间的低浓度杂质区7。电阻元件的电阻值由以下因素确定由高电阻的低浓度杂质区7的杂质浓度确定的电阻率、以及该区域的长度和宽度。高浓度杂质区6用于进行与金属配线的欧姆(ohmic)连接。在电阻元件101上形成中间绝缘膜8，经由接触孔9通过金属配线10进行电连接。并且，在同一衬底表面上，经由金属配线串联或并联地连接多个图2的电阻元件而形成半导体集成电路中使用的电阻电路。形成在MISFET 102和电阻元件101上的中间绝缘膜8含硼或磷，通过850°C以上的热处理而平坦化，减轻半导体集成电路内的膜图案所导致的高低阶差。另外，在形成了金属配线之后，在其上设置氮化硅膜钝化层11作为保护膜。如上所述平坦化的中间绝缘膜8上设置的接触孔根据其下面的结构而深度不同。在前面的例子中，设置在半导体衬底上的源/漏区上的中间绝缘膜最厚，电阻元件上的中间绝缘膜最薄。因此，在各自上形成接触孔的情况下，源/漏区上的接触孔最深，电阻元件上的接触孔最浅。在同时形成这两者的接触孔的情况下，中间绝缘膜薄的电阻元件上的接触孔先开ロ，所以在源/漏区上的接触孔完全开ロ之前，电阻元件上的接触孔将会被过度地进行过蚀刻。因此，需要进行多晶硅膜的具有在该过蚀刻时接触孔不会穿透电阻元件的余量的膜厚设定，或者需要对于蚀刻的耐受性。作为解决这个问题的手段，例如提出了图3、图4那样的方法。在图3中，为了提高过蚀刻耐受性，在厚的多晶硅16上形成有与金属配线10连接的接触孔9。另ー方面，电阻元件本体由薄多晶硅7构成，厚多晶硅16和该薄多晶硅7经由在与金属配线连接的接触孔9之外设置的连通孔13进行连接。另外，在图4中，与图3中的厚多晶硅相应的部分被替换为形成于半导体衬底上的杂质扩散区域17。从而，同样地，电阻元件本体由薄多晶硅7构成，杂质扩散区域17和该薄多晶硅7经由在与金属配线10连接的接触孔9之外设置的连通孔13进行连接。例如专利文献I公开了这样的提供多晶硅电阻的方法。专利文献I :日本特开平09-051072号公报关于以往的电阻元件的制作，存在以下的问题。例如在采用多晶硅电阻的情况下，有时期望多晶硅膜的薄膜化，以提高电阻值的精度或者提高电阻。特别是近年来随着装置的功能增强，层叠膜厚的控制性得以提高，因此，薄膜的实现变得容易。但是，由于存在上述的薄膜的过蚀刻耐受性的问题，难以在半导体集成电路中利用由500A以下的薄膜构成的电阻元件。除了图3、图4的方法，为了实现薄膜的电阻元件，还有将各自的接触蚀刻掩模以及蚀刻エ序分开来形成的方法。但是，该方法存在由于增加了掩模エ序而导致成本上升的问题。另外，在形成了一方的接触孔之后形成另一方的接触孔时，需要在最先形成的接触孔开ロ的状态下进行光刻エ序，可能导致污染或异物附着等而降低品质。
技术实现思路
本专利技术为了解决上述问题，采用如下结构。S卩，本专利技术的具有电阻电路的半导体装置的特征在于具有由第一薄膜构成的电阻元件；形成在所述电阻元件上的第二薄膜；形成在所述第二薄膜上的中间绝缘膜；设置在所述中间绝缘膜中的、所述电阻元件上的接触孔，其贯通所述第二薄膜，深度达到所述第一薄膜；形成在所述接触孔上的金属配线。或者，本专利技术的具有电阻电路的半导体装置的特征在于，所述第二薄膜位于所述第一薄膜上，且平面形状与由所述第一薄膜构成的电阻元件相同。或者，本专利技术的具有电阻电路的半导体装置的特征在于，所述第二薄膜位于所述第一薄膜上，形成在包含所述接触孔在内的分开的区域中。或者，本专利技术的具有电阻电路的半导体装置的特征在于，所述第二薄膜位于所述第一薄膜上，形成在包含由所述第一薄膜构成的电阻元件而比电阻元件更广的区域中。另外，本专利技术的具有电阻电路的半导体装置的特征在于，所述第一薄膜的厚度为500A以下。另外，本专利技术的具有电阻电路的半导体装置的特征在于，所述第一薄膜是第一多晶硅膜，含有杂质浓度处于IXio15 5X1019atomS/Cm3的范围内的第一导电类型的杂质。或者，本专利技术的具有电阻电路的半导体装置的特征在于，所述第一薄膜是CrSi或CrSiN 或 CrSiO 或 NiCr 或 TiN 膜。或者，本专利技术的具有电阻电路的半导体装置的特征在于，所述第二薄膜是含有导电类型与第一多晶硅相反的杂质的第二多晶硅膜。或者，本专利技术的具有电阻电路的半导体装置的特征在于，所述第二薄膜是不含杂质的第二多晶硅膜。或者，本专利技术的具有电阻电路的半导体装置的特征在于，所述第二薄膜是氮化硅 膜。另外，本专利技术的具有电阻电路的半导体装置的特征在于，所述第二薄膜的膜厚是150A 350A。根据本专利技术，容易形成500A以下的电阻元件薄膜，能够提供由内置了高精度或高电阻的电阻元件的半导体集成电路构成的半导体装置。附图说明图I是包括本专利技术第一实施例的电阻元件以及MISFET在内的示意截面图。图2是包括以往的电阻元件以及MISFET在内的示意截面图。图3是以往的电阻元件的示意截面图。 图4是以往的电阻元件的示意截面图。图5是用于制作本专利技术第一实施例的电阻元件以及MISFET的エ艺流程截面图。图6是用于制作本专利技术第一实施例的电阻元件以及MISFET的接续图5的エ艺流程截面图。图7是包括本专利技术第二实施例的电阻元件以及MISFET在内的示意截面图。图8是包括本专利技术第三实施例的电阻元件以及MISFET在内的示意截面图。图9是包括本专利技术第四实施例的电阻元件以及MISFET在内的示意截面图。标号说明I半导体衬底；2分离用氧化膜；3栅绝缘膜；4源/漏区；5栅极；6多晶硅高浓度杂质区域；7多晶硅低浓度杂质区域；8中间绝缘膜；9接触孔；10金属配线；11钝化膜；12氮化硅膜；13连通孔；14多晶硅薄膜；15层间绝缘膜；101电阻元件；102 MISFET。具体实施例方式下面基于附图对本专利技术的实施方式进行说明。图I是内置了本专利技术电阻元件的半导体集成电路的第一实施例的示意截面图。电阻电路使用的本专利技术的电阻元件101和作为绝缘栅场效应晶体管的MISFET 102被组合起来。MISFET 102由薄的栅氧化膜3、源/漏区4和栅极5构成，周围被厚的分离用氧化膜2围起。在它们之上形成有中间绝缘膜8，经由接触孔9通过金属配线10进行电连接，这与以往是相同的。另ー方面，电阻元件101由半导体衬底I上的平坦的厚分离用氧化膜I上所层叠的多晶硅膜形成，在其上还层叠有氮化硅膜12等的绝缘物。构成电阻元件的多晶硅具有低浓度杂质区域7和其两端的高浓度杂质区域6，电阻元件的电阻值由高电阻的低浓度杂质区域7的杂质浓度和该区域本文档来自技高网...

【技术保护点】

【技术特征摘要】
2011.03.13 JP 2011-0549021.ー种具有电阻电路的半导体装置，其具有电阻电路和绝缘栅场效应晶体管，所述电阻电路包括 由设置在半导体衬底的表面上的分离用氧化膜上所配置的第一薄膜构成的电阻元件； 形成在所述电阻元件上的第二薄膜； 形成在所述第二薄膜上的中间绝缘膜； 设置在所述中间绝缘膜中的、所述电阻元件上的接触孔，其贯通所述第二薄膜，深度到达所述第一薄膜；以及 形成在所述接触孔上的金属配线， 所述绝缘栅场效应晶体管设置在所述半导体衬底的、周围被所述分离用氧化膜包围的区域中。2.根据权利要求I所述的具有电阻电路的半导体装置，其中， 所述第二薄膜位于所述第一薄膜上，平面形状与由所述第一薄膜构成的电阻元件相同。3.根据权利要求I所述的具有电阻电路的半导体装置，其中， 所述第二薄膜位于所述第一薄膜上，形成在包含所述接触孔在内的分开的区域中。4.根据权利要求I所述的具有电阻电路的半导体装置，其中， 所述第二薄膜位于所述第一薄膜上，形成在包含由所...

【专利技术属性】
技术研发人员：原田博文，
申请(专利权)人：精工电子有限公司，
类型：发明
国别省市：