本发明专利技术提供了一种半导体装置及其制造方法。在同一半导体衬底上具有晶体管元件、电容元件以及电阻元件的半导体装置中，具备充分功能的电容元件。由同一多晶硅在有源区域上形成电容元件，在元件分离区域上形成电阻元件之后，通过CMP或蚀刻等在使基板表面平坦化的同时削至期望的电阻元件的膜厚。此时，根据有源区域与元件分离区域的高度差异，形成膜厚较薄的电阻元件和膜厚较厚的电容元件的上部电极。由于电容元件的上部电极具有充分的膜厚，因而可防止触点的穿透。
【技术实现步骤摘要】
本专利技术涉及在同一基板上具有M0SFET、电容元件以及电阻元件的。
技术介绍
近年来，在模拟电路中大量使用电容元件、电阻元件，随着电路的大规模化以及高集成化，在同一半导体衬底上混装有晶体管元件、电容元件以及电阻元件的半导体装置成为主流。尤其在模拟电路中大量使用由多晶硅构成的高电阻的电阻元件。此时，作为稳定地使电阻元件高电阻化的有用方法，采取了使电阻元件的膜厚变薄的方法。另一方面，关于各个电路元件的制造方法，是以结构一体化、工艺共同化为目标来简化制造步骤，因而晶体管的栅电极与电容元件的下部电极、电容元件的上部电极与电阻元件往往分别由相同的多晶硅膜同时形成。因此，当为了电阻元件的高电阻化而使电阻元件的膜厚变薄时，电容元件的上部电极的膜厚也同时变薄。当电容元件的上部电极的膜厚变薄时，产生以下的缺陷。(a)电容元件的上部电极的接触孔的深度浅，因而容易被过蚀刻，以及由于可靠性劣化或触点的穿透从而无法作为电容元件进行工作。(b)当膜厚薄时，电阻变高，寄生电阻等的电压依存性变大，成为作为电极的功能降低的原因。专利文献I公开了一种在具有接触孔长度不同的触点的半导体装置中，防止与浅接触孔对应的电路元件的表面被过蚀刻的手段。根据上述专利文献1，在各个电路元件上形成氮化膜，使上述氮化膜成为阻挡膜，防止在用于形成接触孔的蚀刻时被过蚀刻。专利文献日本特开2003-282726号公报但是，上述专利文献I所述的半导体装置的制造方法虽然在利用相同的多晶硅膜形成模拟元件所需的高电阻元件和电容元件时，是上述缺陷(a)的解决对策，但不是上述缺陷(b)的解决对策，从而无法制造具有充分功能的电容元件。
技术实现思路
因此，本专利技术的目的是提供一种在同一半导体衬底上具有晶体管元件、电容元件以及电阻元件的半导体装置中，可制造具有充分功能的电容元件的半导体装置的制造方法。在本专利技术中，为了达成上述目的而采用了以下的手段。为了使电阻元件的上部表面处于比电容元件的上部电极的上部表面高的位置，在有源区域形成电容元件，在元件分离区域形成电阻元件之后，在使表面平坦化的同时将半导体衬底表面削至电阻元件成为期望的膜厚。此时，利用有源区域与元件分离区域的阶差，同时形成膜厚较薄的电阻元件和膜厚较厚的电容元件。可制造出利用由上述手段形成的膜厚较厚的电容元件的上部电极来防止伴随触点的穿透或高电阻化而引起的电压依存性增加等特性劣化，具有充分功能的电容元件。根据本专利技术，在同一半导体衬底上具有晶体管元件、电阻元件以及电容元件的半导体装置中，利用有源区域与元件分离区域的阶差，同时形成膜厚较薄的高电阻的电阻元件和膜厚较厚的电容元件的上部电极，由此，能够制造可使工艺与模拟电路所需的高电阻元件共同化且具有充分功能的电容元件。附图说明图I是示出本专利技术的半导体装置的元件构造的剖视图。图2是示意性示出本专利技术的制造过程的步骤剖视图。 图3是示意性示出接在图2之后的本专利技术的制造过程的步骤剖视图。图4是示意性示出接在图3之后的本专利技术的制造过程的步骤剖视图。符号说明I半导体衬底2元件分离区域3晶体管形成区域4阱区域5源区以及漏区6栅氧化膜7栅电极8电容元件下部电极9电容绝缘膜10电容元件上部电极11电阻元件12层间绝缘膜13接触孔14P型半导体衬底15元件分离区域16晶体管区域17P阱区域18栅氧化膜19栅电极20电容元件下部电极21源区以及漏区22电容元件区域23电容绝缘膜24电阻元件区域25电容元件上部电极26电阻元件27层间绝缘膜具体实施例方式以下，对本专利技术的实施方式进行详细说明。图I是用于说明在本实施方式中制造的在同一基板上具有晶体管元件、电容元件以及电阻元件的半导体装置的构造的图。首先，采用图I来说明在本实施方式中制造的半导体装置的构造。如图I所示，在半导体衬底I上形成有作为元件形成区域的有源区域和具有高度比有源区域高的表面的由硅氧化膜构成的元件分离区域2。在有源区域上形成有MOSFET晶体管。晶体管的形成区域3沿着半导体衬底I的一个主面形成有第I导电型的阱区域4。 使高浓度的第2导电型杂质扩散到阱区域4内，由此形成源区以及漏区5。在形成有源区以及漏区5的基板表面上经由栅氧化膜6形成栅电极7，构成本实施方式中包含的晶体管元件。电容元件形成在有源区域上。形成电容元件的下部电极8由与上述CMOS晶体管元件的栅电极7同一层的导电膜构成。在下部电极8上经由电容绝缘膜9形成上部电极10。电容绝缘膜9由硅氧化膜构成，另外，上部电极10由注入了第I导电型杂质的多晶硅膜构成。电阻元件11形成在元件分离区域2上。电阻元件11由与构成电容元件的上部电极10的注入了第I导电型杂质的第2多晶硅膜相同的导电膜构成。但是，它们的膜厚不同，利用元件分离区域2与有源区域的表面阶差来决定膜厚差。即，在表面高度变高的元件分离区域即硅氧化膜上形成的电阻元件11和在表面高度没有变高的有源区域上形成的电容元件的上部电极10由相同的第2多晶硅膜形成，但各自的膜厚不同，其膜厚差取决于元件分离区域表面与有源区域表面的阶差。此外，在晶体管元件、电容元件以及电阻元件上例如形成由氧化硅膜构成的层间绝缘膜12。在层间绝缘膜上开通有分别到达晶体管元件的栅电极7、源区以及漏区5的表面、电容元件的下部电极8、上部电极10的表面以及电阻元件11的表面的接触孔13。经由接触孔13连接布线层和各个元件来构成在本实施方式中制造的半导体装置。在设第I导电型为P型半导体时,第2导电型为N型半导体，在设第I导电型为N型半导体时，第2导电型为P型半导体。接着，采用图2的(a) 图4的(C)来说明如上所述构成的本实施方式的半导体装置的制造方法。在本实施方式中，以如下这样的半导体装置为例进行说明，该半导体装置在P型基板上由N沟道型MOS晶体管元件、多晶娃(Polysilicon)之间形成有绝缘膜(Insulator)的PIP型电容元件、多晶娃电阻元件构成。首先，如图2的(a)所示，在P型半导体衬底14上采用现有的元件分离技术LOCOS (Local Oxidation of Silicon :娃的局部氧化)法,形成作为元件形成区域的有源区域以及元件分离区域15。这里，元件分离区域15的表面位于比有源区域的表面高的位置。接着，如图2的(b)所示，在P型半导体衬底14上的有源区域之一的晶体管区域16上，借助500 A左右的牺牲氧化膜(未图示)通过导入掺杂量5X1012 lX1013atomS/Cm2的P型杂质以及热处理来形成P阱区域17。接着，如图2的(C)所示，在P阱区域17的表面进行牺牲氧化膜的剥离之后，通过热氧化来形成400 A左右的栅氧化膜18。接着，如图3的(a)所示，在整个基板表面上通过CVD堆积2800 A左右的第一多晶硅膜(未图示)，并进行掺杂量I X IO15 I X 1016atoms/cm2的N型杂质的离子注入以及热处理，并进行蚀刻，由此在有源区域内形成由第一多晶硅膜构成的栅电极19以及电容元件的下部电极20。接着，在晶体管元件的源区以及漏区内通过掺杂量3X IO15 5X 1015atomS/Cm2的N型杂质的离子注入以及热处理来形成源区以及漏区21。这里，可以使向多晶硅注入杂质 和向源区以及漏区注入杂质的掺杂量相同并同时进行杂质注入。接着本文档来自技高网...
【技术保护点】
【技术特征摘要】
2011.03.08 JP 2011-0502421.一种半导体装置的制造方法，该半导体装置在同一半导体衬底上具有晶体管元件、电容元件以及电阻元件，其特征在于，该制造方法包括以下步骤 步骤a，在半导体衬底上形成有源区域和具有高于所述有源区域的表面高度的表面的元件分离区域； 步骤b，在沿着所述有源区域上的所述半导体衬底的一个主面形成的第一导电型的阱区域上形成所述晶体管元件的栅氧化膜； 步骤C，在所述半导体衬底上形成第一多晶硅膜； 步骤d，对所述第一多晶硅膜进行图案化，由此在所述有源区域形成所述晶体管元件的栅电极和所述电容元件的下部电极； 步骤e，向所述栅电极和下部电极导入第二导电型杂质； 步骤f，将所述栅电极作为掩模，向所述第一导电型的阱区域表面导入第二导电型杂质，形成所述晶体管元件的源区以及漏区； 步骤g，在所述电容元件的下部电极上形成电容绝缘膜； 步骤h，在所述半导体衬底上形成第二多晶硅膜； 步骤i，对所述第二多晶硅膜进行图案化，由此形成所述电容元件的上部电极和所述电阻元件； 步骤j，向所述上部电极导入第二导电型杂质； 步骤k，向所述电阻元件导入第一导电型杂质； 步骤1，在所述半导体衬底上形成第一层间绝缘膜； 步骤m，至少将所述第一层间绝缘膜和所述电阻元件削至所述电阻元件成为期望的膜厚； 步骤n，在所述半导体衬底上形成第二层间绝缘膜；以及 步骤O，在所述第二层间绝缘膜形成接触孔。2.根据权利要求I...
【专利技术属性】
技术研发人员：井上亚矢子，津村和宏，
申请(专利权)人：精工电子有限公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。