本发明专利技术公开了一种分频时钟电路，分频时钟电路包括第一反相器、第二反相器、第一同步复位D触发器以及偶数个对应于各通道的时钟支路；第一同步复位D触发器的输入端包括第一时钟接口与第一复位接口；第一反相器的输出端与第一时钟接口相连接；第二反相器的输出端与第一复位接口相连接；第一同步复位D触发器的输出端与若干个时钟支路的输入端并联连接；第一反相器的输入端用于接收输入时钟信号；第二反相器的输入端用于接收选择时钟信号，选择时钟信号与各数据通路的数据传输顺序相匹配。本发明专利技术通过第一同步复位D触发器根据选择时钟信号以及输入时钟信号复位至固定的初始状态，使得数据传输状态稳定可控。
1、现有的时间交织型的模数转换器，随着模数转换器技术不断的发展，模数转换器的精度越来越高，速度越来越快，高速高精度的时间交织型模数转换器不断涌现。这种高速高精度的时间交织型模数转换器对用到的数据输出接口电路工作速度的要求也越来越高，在把最终的输出数据送到数据输出接口电路之前，由于模数转换器的输出端存在多个数据通路，需要把所有数据通路的数据交织成一路数据，若用到的数据输出接口电路无法达到模数转换器的工作速度，那么就需要将所有数据通路的数据交织成两路数据(甚至更多路)，然后再送到数据输出接口电路，并最终在片外交织成一路数据，这就要用到分频时钟电路。分频时钟电路可配合选择器将多个数据通路中的数据选择至数量较少的通道中，时间交织型的模数转换器中持续传输有一定频率的时钟信号，分频时钟电路可降低时钟信号的频率并输出至不同的时钟支路中，时钟支路与通道之间存在对应关系，当时钟支路的时钟信号与任一数据通路中的选择时钟信号相对应时，可以将该数据通路的数据选择至对应的通道中，然而，现有的分频时钟电路将输入时钟信号分频后，无法确定各时钟支路的初始状态，从而选择器不能选择固定数据通路的数据至通道中，使得数据传输的状态不可控，数据传输混乱。
>3、本专利技术提供一种分频时钟电路，所述分频时钟电路用于配合选择器将若干个数据通路中的数据按照固定的顺序输出至偶数个通道中，所述数据通路的数量大于所述通道的数量；4、所述分频时钟电路包括第一反相器、第二反相器、第一同步复位d触发器以及偶数个对应于各通道的时钟支路；
5、所述第一同步复位d触发器的输入端包括第一时钟接口与第一复位接口；
6、所述第一反相器的输出端与所述第一时钟接口相连接；
7、所述第二反相器的输出端与所述第一复位接口相连接；
8、所述第一同步复位d触发器的输出端与若干个所述时钟支路的输入端并联连接；
9、所述第一反相器的输入端用于接收输入时钟信号；
10、所述第二反相器的输入端用于接收选择时钟信号，所述选择时钟信号与各数据通路的数据传输顺序相匹配；
11、所述时钟支路用于输出频率经过降低后的时钟信号；
12、所述第一同步复位d触发器根据所述选择时钟信号以及所述输入时钟信号复位至固定的初始状态；
13、所述第一同步复位d触发器用于根据所述固定的初始状态将所述输入时钟信号的频率降低至倍，n为所述通道的数量。
14、较佳地，当所述通道的数量为两个时，所述第一反相器的数量为一个，所述第二反相器的数量为一个，所述第一同步复位d触发器的数量为一个，所述时钟支路的数量为两个；
15、所述时钟支路包括第一时钟支路与第二时钟支路；
16、所述第一同步复位d触发器的输出端包括q端与端；
17、所述第一时钟支路与所述q端相连接，所述第二时钟支路与所述端相连接。
18、较佳地，所述分频时钟电路还包括若干个增强子电路；
19、若干个所述增强子电路的输入端与所述第一同步复位d触发器并联连接，若干个所述增强子电路的输出端分别与对应的所述时钟支路的输入端相连接；
20、所述增强子电路用于增强对应的所述时钟支路上的时钟信号波动幅度。
21、较佳地，所述分频时钟电路还包括整合d触发器；
22、所述整合d触发器的输入端包括第二时钟接口；
23、所述第二时钟接口与所述第二时钟支路的输出端相连接；
24、所述整合d触发器根据所述第二时钟电路的时钟信号输出整合时钟信号；
25、所述整合d触发器用于将所述第二时钟支路的时钟信号进行再分频；
26、所述整合时钟信号用于将偶数个通道的数据汇聚至一条通道中。
27、较佳地，所述分频时钟电路还包括第二同步复位d触发器；
28、所述第二同步复位d触发器的输入端包括第三时钟接口与第二复位接口；
29、所述整合d触发器的输入端还包括d接口；
30、所述第一时钟支路的输出端与所述第三时钟接口相连接；
31、所述第二复位接口用于接收反相后的选择时钟信号；
32、所述第二同步复位d触发器的输出端与所述d接口相连接；
33、所述第二同步复位d触发器根据所述反相后的选择时钟信号以及所述第一时钟支路的时钟信号复位至固定的初始状态；
34、所述整合d触发器根据所述d接口接收的时钟信号与所述第二时钟接口接收的时钟信号输出整合时钟信号；
35、所述整合d触发器用于对齐所述第二同步复位d触发器输出的时钟信号与所述第二时钟支路的时钟信号。
36、较佳地，当所述选择时钟信号的高电平经过所述第二反相器输入所述第一同步复位d触发器且所述输入时钟信号的下降沿经过所述第一反相器输入所述第一同步复位d触发器时，所述第一同步复位d触发器的q端复位至高电位。
37、本专利技术的积极进步效果在于：通过第一同步复位d触发器根据选择时钟信号以及输入时钟信号复位至固定的初始状态，使得若干个时钟支路与选择时钟信号相对应的时钟信号初始信号状态可以确定，使得选择器可以将固定的数据通路中的数据选择至通道当中，数据传输状态稳定可控；通过第一反相器与第二反相器，使得选择时钟信号与输入时钟信号均延迟一个相位，给选择器更多的缓冲时间，可以提升数据传输的精准性；通过增强子电路，可以增强时钟信号，避免时钟信号因传输而失真；通过第二同步复位d触发器与整合d触发器相配合，使得整合d触发器输出的时钟信号的相位与第二时钟支路所对应的通道中的数据相位对齐，从而在后续数据处理中，便于将第一时钟支路、第二时钟支路分别对应的通道的数据整合至一条通道当中。
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【技术保护点】
1.一种分频时钟电路，其特征在于，所述分频时钟电路用于配合选择器将若干个数据通路中的数据按照固定的顺序输出至偶数个通道中，所述数据通路的数量大于所述通道的数量；
2.如权利要求1所述的分频时钟电路，其特征在于，当所述通道的数量为两个时，所述第一反相器的数量为一个，所述第二反相器的数量为一个，所述第一同步复位D触发器的数量为一个，所述时钟支路的数量为两个；
3.如权利要求1所述的分频时钟电路，其特征在于，所述分频时钟电路还包括若干个增强子电路；
4.如权利要求2所述的分频时钟电路，其特征在于，所述分频时钟电路还包括整合D触发器；
5.如权利要求4所述的分频时钟电路，其特征在于，所述分频时钟电路还包括第二同步复位D触发器；
6.如权利要求5所述的分频时钟电路，其特征在于，当所述选择时钟信号的高电平经过所述第二反相器输入所述第一同步复位D触发器且所述输入时钟信号的下降沿经过所述第一反相器输入所述第二同步复位D触发器时，所述第一同步复位D触发器的Q端复位至高电位。
【技术特征摘要】
1.一种分频时钟电路，其特征在于，所述分频时钟电路用于配合选择器将若干个数据通路中的数据按照固定的顺序输出至偶数个通道中，所述数据通路的数量大于所述通道的数量；
2.如权利要求1所述的分频时钟电路，其特征在于，当所述通道的数量为两个时，所述第一反相器的数量为一个，所述第二反相器的数量为一个，所述第一同步复位d触发器的数量为一个，所述时钟支路的数量为两个；
3.如权利要求1所述的分频时钟电路，其特征在于，所述分频时钟电路还包括若干个增强子...
【专利技术属性】
技术研发人员：张浩松，张辉，李丹，王海军，毛祚伟，
申请(专利权)人：上海贝岭股份有限公司，
类型：发明
国别省市：
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