【技术实现步骤摘要】
本专利技术涉及半导体器件制造领域，尤其涉及一种沟槽栅mos-gct器件及其制备方法。
技术介绍
1、现有的沟槽栅mos-gct器件是一种将gct(集成门极换流晶闸管的管芯)和mos管(晶体管)集成在一个硅芯片上，并通过mos管的沟槽栅来实现电压控制gct的关断过程的器件，该器件结构如图1所示，包括p型半导体掺杂门极区1、关断门极(goff)2、n型半导体掺杂阴极区3、p型半导体掺杂漏区4、氧化层5、n型半导体辅助区6、金属化阳极区(a)7、p-半导体掺杂基区8、n型半导体掺杂漂移区9、n型半导体掺杂场阻止区10以及p型半导体掺杂阳极区11、硼磷硅玻璃12。
2、其中，p型半导体掺杂门极区1上表面的金属电极形成开通门极gon，开通门极gon通过硼磷硅玻璃12中的通孔与关断门极goff相连形成集成栅极g，该器件通过对集成栅极g施加正负电压控制晶体管截止或导通，进而实现器件的开通或关断，但是由于应用上对器件的通断性能有不同的要求，而现有的沟槽栅mos-gct不能更好的折衷器件的通断特性。
技术实现思路
1、本专利技术要解决的技术问题是为了克服现有技术中存在现有的沟槽栅mos-gct不能更好的折衷器件通断特性的缺陷，提供一种沟槽栅mos-gct器件及其制备方法。
2、本专利技术是通过下述技术方案来解决上述技术问题：
3、本专利技术提供一种沟槽栅mos-gct器件，所述一种沟槽栅mos-gct器件包括：p型半导体掺杂门极区、p型半导体掺杂漏区、n型半导体辅
4、所述p型半导体掺杂基区包括若干个p型半导体掺杂基层小区域；所述p型半导体掺杂基层小区域之间的重合面积与所述器件的导通性能成反比；
5、其中，所述器件的衬底为所述n型半导体掺杂漂移区；所述p型半导体掺杂基区设于所述n型半导体掺杂漂移区的上层；所述n型半导体辅助区和所述n型半导体掺杂阴极区设于所述p型半导体掺杂基区的上层；所述n型半导体掺杂阴极区设于所述n型半导体辅助区的中央，所述n型半导体掺杂阴极区周围设有沟槽，所述沟槽的槽底位置低于所述n型半导体辅助区的下表面；所述p型半导体掺杂门极区设于所述n型半导体辅助区上方沟槽外圈；所述p型半导体掺杂漏区设于所述n型半导体辅助区上方沟槽内圈；所述n型半导体掺杂场阻止区设于所述n型半导体掺杂漂移区的下层；所述p型半导体掺杂阳极区设于所述n型半导体掺杂场阻止区的下层；所述金属化阳极区设于所述p型半导体掺杂阳极区的下层；
6、所述p型半导体掺杂门极区上表面的金属电极形成开通门极；所述沟槽内填充有氧化层和多晶硅层形成关断门极；所述p型半导体掺杂漏区和n型半导体掺杂阴极区相连形成阴极。
7、优选地，在至少两个所述沟槽栅mos-gct器件并列时，所述沟槽栅mos-gct器件之间的电极由所述p型半导体掺杂漏区和n型半导体掺杂阴极区相连形成阴极。
8、优选地，所述p型半导体掺杂漏区的表面浓度为每立方厘米1×1019～1×1020个原子。
9、优选地，所述p型半导体掺杂门极区的表面浓度为每立方厘米1×1019～1×1020cm-3个原子。
10、优选地，所述n型半导体掺杂漂移区为高阻区熔单晶硅片。
11、优选地，所述金属化阳极区包括铝、钛、镍、银四层金属化膜。
12、本专利技术还提供一种沟槽栅mos-gct器件的制备方法，所述制备方法包括：
13、将高阻区熔单晶硅片的n型半导体掺杂漂移区作为所述器件的衬底；
14、在n型半导体掺杂漂移区的背面注入磷离子并高温退火形成n型半导体掺杂场阻止区；
15、在所述n型半导体掺杂漂移区的表面通过光刻形成p型半导体掺杂基区的至少两个注入窗口，然后分别通过所述注入窗口注入硼离子并高温退火，形成若干个p型半导体掺杂基层小区域；
16、在所述n型半导体掺杂漂移区的表面注入磷离子并高温推进或高温退火，形成n型半导体辅助区；
17、在所述n型半导体掺杂漂移区的表面通过光刻、刻蚀、生长氧化层、填充多晶硅层形成所述n型半导体掺杂阴极区周围的沟槽；
18、在所述n型半导体掺杂漂移区的表面通过光刻形成p型半导体掺杂门极区、p型半导体掺杂漏区的注入窗口，然后分别注入硼离子、高温退火后分别形成所述p型半导体掺杂门极区、p型半导体掺杂漏区；
19、在所述n型半导体掺杂漂移区的表面通过化学气相淀积形成硼磷硅玻璃，再通过光刻工艺形成开通门极、关断门极以及阴极；
20、在所述n型半导体掺杂漂移区的背面注入硼离子，形成p型半导体掺杂阳极区，然后通过金属溅射或蒸发，经合金化后形成金属化阳极区。
21、本专利技术的积极进步效果在于：
22、本专利技术通过将p型半导体掺杂基区划分成多个p型半导体掺杂基层小区域，通过分别对p型半导体掺杂基层小区域注入硼离子，控制p型半导体掺杂基层小区域的重合区域，以适应不同沟槽栅mos-gct器件的通断性能的需求，重合区域越多，沟槽栅mos-gct器件的关断性能越好，即关断时器件的损耗更小；反之，重合区域越少，沟槽栅mos-gct器件的导通性能越好，即导通时器件的损耗更小。
本文档来自技高网...【技术保护点】
1.一种沟槽栅MOS-GCT器件，其特征在于，所述一种沟槽栅MOS-GCT器件包括：P型半导体掺杂门极区、P型半导体掺杂漏区、N型半导体辅助区、N型半导体掺杂阴极区、P型半导体掺杂基区、N型半导体掺杂漂移区、N型半导体掺杂场阻止区、P型半导体掺杂阳极区以及金属化阳极区；
2.如权利要求1所述的沟槽栅MOS-GCT器件，其特征在于，在至少两个所述沟槽栅MOS-GCT器件并列时，所述沟槽栅MOS-GCT器件之间的电极由所述P型半导体掺杂漏区和N型半导体掺杂阴极区相连形成阴极。
3.如权利要求1所述的沟槽栅MOS-GCT器件，其特征在于，所述P型半导体掺杂漏区的表面浓度为每立方厘米1×1019～1×1020个原子。
4.根据权利要求1所述沟槽栅MOS-GCT器件，其特征在于，所述P型半导体掺杂门极区的表面浓度为每立方厘米1×1019～1×1020cm-3个原子。
5.如权利要求1所述的沟槽栅MOS-GCT器件，其特征在于，所述N型半导体掺杂漂移区为高阻区熔单晶硅片。
6.如权利要求1所述的沟槽栅MOS-GCT器件，其特征在于，
7.一种沟槽栅MOS-GCT器件的制备方法，其特征在于，所述制备方法包括：
...【技术特征摘要】
1.一种沟槽栅mos-gct器件，其特征在于，所述一种沟槽栅mos-gct器件包括：p型半导体掺杂门极区、p型半导体掺杂漏区、n型半导体辅助区、n型半导体掺杂阴极区、p型半导体掺杂基区、n型半导体掺杂漂移区、n型半导体掺杂场阻止区、p型半导体掺杂阳极区以及金属化阳极区；
2.如权利要求1所述的沟槽栅mos-gct器件，其特征在于，在至少两个所述沟槽栅mos-gct器件并列时，所述沟槽栅mos-gct器件之间的电极由所述p型半导体掺杂漏区和n型半导体掺杂阴极区相连形成阴极。
3.如权利要求1所述的沟槽栅mos-gct器件，其特征在于，所述...
【专利技术属性】
技术研发人员：吴雲，钟圣荣，葛景涛，胡丹丹，成荣花，曹荣荣，钟子期，薛璐洁，黄茂森，
申请(专利权)人：上海贝岭股份有限公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。