一种面向SoC芯片的晶圆级高温老化测试调度方法技术

本发明专利技术公开了一种面向SoC芯片的晶圆级高温老化测试调度的方法，利用测试模式下芯片所产生的高热量对芯片进行加热，以电路节点功耗为导向的，通过选择不同温控能力的测试矢量，控制各测试矢量的施加时间，从而控制电路模块或SoC芯片的测试温度，并控制WLTBI测试持续时间；通过优化电路测试路径，安排测试数据在不同测试路径上的发送时序，从而增强测试并行性，减少测试时间。本发明专利技术可以根据测试要求，在同一测试架构下灵活配置测试方案，可达提高老化测试的精确性和减少测试成本的目的。

【技术实现步骤摘要】

本专利技术涉及集成电路
，尤其涉及集成电路的晶圆级老化测试方法。
技术介绍
为了使芯片产品在交付用户之前渡过其失效率“浴盆曲线”的早期失效阶段，需 要对芯片进行老化测试。WLTBI (Wafer Level Test during Burn In)技术在晶圆表面 上同时进行芯片的故障覆盖测试(通常面向固定故障，Stuck-At Faults)和老化测试， 对于提高芯片生产良率、降低芯片成本具有明显作用，国际半导体技术发展路线(ITRS:1nternational Technology Roadmap for Semiconductors)已将其列为当今芯片测试技 术中的重要发展方之一。采用WLTBI技术后的芯片封装测试与传统芯片封装测试在流程上 具有显著区别，测试环节前移可大大减少不必要的后续封装成本，及时反馈前段工艺过程 中的系统性问题、简化获取多芯片封装MCP :Multi Chip Package)或系统芯片封装(SiP : System in Package)芯片所需的KGD(Known Good Die)过程，因此该技术近年来获得了快 速发展和应用。WLTBI的实施需要用特定测试矢量激励芯片完成一系列状态转换，可通过多种方 式进行(1)使用特定金属层作为测试通路，完成测试任务后在后续工序中将该层金属去 除。该方法被称为金属牺牲层法(sacrificial metal method),需要额外的工序支持,只有 Intel 等 IDM(Integrated Design and Manufacture)公司才能采用。(2)直接使用探针接 触被测芯片的pad，并施加测试激励。其实施需成倍增加普通探针台(Prober)设备中的探 针数量，并加装温度控制系统方可实现。(3)基于BIST (Built-1n-Self Test)的方法，在芯 片设计时内嵌BIST电路和DfT (Design for Test)结构，用于支持故障覆盖和老化测试功 能。纯BIST方法的芯片实现代价高，灵活性不佳，标准化程度低。一般的温度老化测试存在一个潜在的假设，即测试过程中，被测电路(⑶T Circuit Under Test)所有面积上处处温度相同。因此实施老化测试时主要手段为控制⑶T 的环境温度，通常依靠老化炉实现。然而，在芯片实际工作时，片上各功能模块并非同时做 同等的动作，芯片内不同模块之间的温度分布并不均匀，甚至在同一个电路模块内的各电 路节点上温度也不相同，因此实际情况与上述假设有所偏差。芯片的高温老化故障通常是 由于电路中局部热量累积过快，温度急速上升而导致“热点”的产生。也就是说，芯片工作 时的片内局部温度才是芯片高温失效的直接因素。因此对高温老化测试而言，使电路中产 生“热点”比模拟环境温度更有效。基于娃知识产权(SiliconIP Silicon Intellectual Property)复用的系统芯 片(SoC : System on Chip),其所使用的IP可能来自于不同IP供应商，各IP硬核所能够承 受的实际工作温度应力范围可能并不相同。对SoC芯片施加环境温度时，可能导致某些IP 可靠性试验不充分，而有些IP则承受着过量应力的情况。因此使SoC芯片中的不同电路模 块工作于不同的测试温度，不但可使老化测试更合乎芯片实际工作情形，还有利于从温度 应力试验角度进行芯片产品品质分级(Binning)。
技术实现思路
本专利技术针对晶圆或晶圆级封装，提出一种面向SoC芯片的晶圆级高温老化测试调 度的方法，可达提高老化测试的精确性和减少测试成本的目的。为解决上述技术问题，本专利技术利用测试模式下芯片所产生的高热量对芯片进行加 热，以电路节点功耗为导向的，设计了靶向老化能力的测试调度方法。该方法考虑资源冲突、测试程序中的优先条件设置、测试功耗限制等约束条件下， 以测试期间的测试温度可控性最大化以及测试时间最小化为优化目标，利用三维装箱模型 建模(模型如图1所示)，对该测试矢量集进行合理测试调度。通过控制各测试矢量的施加 时间，从而控制电路模块或SoC芯片的测试温度，并控制WLTBI测持续时间；通过安排测试 数据在不同测试路径上的发送时序，从而增强测试并行性，减少测试时间，其工作原理见图 2。基于上述测试方法,本专利技术还提供一种SoC测试结构的Wrapper/TAM(Test Access Mechanism)联合优化设计方法，测试结构见图3。首先进行IP核的测试壳优化，通过平衡 Wrapper内扫描链长度以及使扫描测试功耗均匀化的方式，控制单个IP的测试温度，缩短 最长扫描链长度，减少单个IP核的测试时间。在此基础上，进行TAM结构优化，通过算法迭 代逼近测试总线的最优划分，从而控制整个SoC的测试温度并且缩短SOC测试时间。整个设计方案可模拟芯片中的“热点”，对SoC芯片中的各电路模块施加不同测试 温度，提高老化测试的精确性，最大程度降低不断变化的测试功耗对老化测试温度及时间 预期计算的不良影响，从而得到更加准确的老化预期时间，并且减少测试时间，减少晶圆级 测试的成本。本专利技术的有益效果在于传统基于老化炉的老化测试技术采用电热转换方式，老 化测试设备的额定功率常在数十KW范围，能耗较高，能量转换效率较低。本专利技术思路异于 一般依赖老化炉的测试方法，通过测试调度，选择合适的测试矢量在合适的时间施加给合 适的电路模块，以满足SoC老化测试在温度与时间方面的要求，有效利用本为缺点的高测 试功耗，可提高老化测试的精确性，节省测试成本，降低WLTBI对测试设备的要求，符合绿 色工业的精神。附图说明图1为测试调度三维装箱模型；图2老化测试调度工作原理示意图3为SoC测试结构示意图4为TAM总线划分方案示意图5为测试调度方案示意图。具体实施方式本专利技术的需要按照以下4个步骤实施第一步获取工艺文件、晶圆材料参数、晶圆布局及尺寸、老化测试要求等信息。第二步计算不同测试输入矢量对芯片的功耗及温控的作用，获取不同温升条件所对应的测试矢量集。电路功耗P主要由动态功耗、静态功耗组成。电路动态功耗由公式⑴决定Pdyn = 1/2 · C · V2 · N · f (I)其中，V为电路工作电压，C为电路负载电容，f为工作频率，N为电路电平跳变数量。电路制作完成后，电路负载电容C基本不可变，电路工作电压V、电路工作频率f等参数可在一定范围内调整，一段时间内电路电平跳变数量可由电路输入的测试矢量进行较大范围的控制。对于90nm以上工艺制造的电路，动态功耗在总功耗中所占比例很大，静态功耗可忽略不计。在90nm及以下工艺条件下，需根据构成测试扫描链所使用的门电路类型，查工艺文件获得静态功耗大小。根据动态功耗和静态功耗，求和得到电路在测试矢量输入下的总功耗。电路在测试模式下的工作温度由公式⑵决定Tj = Ta+PXRja(2)其中Ta是环境温度，P是电路功耗，Rja是热阻。 第三步对特定老化温度测试要求，优化设计SoC测试结构，制定老化测试调度方案(测试矢量序列、工作模式、持续时间等)。对于SoC电路，本专利技术中测试调度方案设计说明如下假设SoC芯片具有N个电路模块，要求第n (I < = n < = N)个模块在温度Tn下连续测试本文档来自技高网...

【技术保护点】
一种面向SoC芯片的晶圆级高温老化测试调度方法，其特征在于，包括：(1)通过选择不同温控能力的测试矢量，控制各测试矢量的施加时间，从而控制电路模块或SoC芯片的测试温度，并控制WLTBI测试持续时间。(2)通过电路测试结构优化，安排测试数据在不同测试路径上的发送时序，从而增强测试并行性，减少测试时间。(3)基于三维装箱模型的测试调度方案，利用智能算法进行调度优化。

【技术特征摘要】
1.一种面向SoC芯片的晶圆级高温老化测试调度方法，其特征在于，包括(1)通过选择不同温控能力的测试矢量，控制各测试矢量的施加时间，从而控制电路模块或SoC芯片的测试温度，并控制WLTBI测试持续时间。(2)通过电路测试结构优化，安排测试数据在不同测试路径上的发送时序，从而增强测试并行性，减少测试时间。(3)基于三维装箱模型的测试调度方案，利用智能算法进行调度优化。2.如权利要求1所述的老化测试调度方法，其特征在于，所述不同温控能力的测试矢量包括当扫描链所产生的温升等于芯片热沉所损耗的温度时，老化温度恒定不变。当扫描链链产生的温升大于芯片热沉所损耗的温度时，老化温度上升，反之，老化温度下降。根据老化测试方案(如恒定高温试验、温度循环试验等)中的温控要求，设计测试矢量与测试输入波形。不同温控要求形成不同测试矢量...

【专利技术属性】
技术研发人员：崔小乐，李崇仁，程伟，陶玉娟，
申请(专利权)人：北京大学深圳研究生院，南通富士通微电子股份有限公司，
类型：发明
国别省市：