本发明专利技术公开了一种测量和表征MOS器件失配特性的系统及方法，用于测量和表征MOS器件阵列中各尺寸MOS器件的失配特性。所述系统包括MOS器件阵列模块，地址模块、测试模块、计算转换模块、控制模块等，可计算得到MOS器件阵列中相同尺寸的MOS器件的电学参数的标准偏差，用以表征所述MOS器件阵列中该尺寸MOS器件的失配特性。本发明专利技术充分利用MOS器件阵列结构真正实现了在有限的局部区域内表征相同尺寸的器件之间的失配特性，而且利用地址译码电路极大地减少了测试所需的引脚数目，节省了测试芯片的面积，更无需进行大量计算，极大提升了工作效率。
【技术实现步骤摘要】
本专利技术涉及集成电路领域，特别涉及一种MOS晶体管器件失配特性的测量和表征系统。
技术介绍
MOS器件的失配(mismatch)通常是指一组设计尺寸完全相同的MOS器件放置在非常接近的区域，其电学特性往往会表现出一定的差异性，它通常与掺杂工艺的随机涨落 (RandomDoping Fluctuation)以及器件尺寸的边缘效应(Line Edge Roughness)等因素密切相关。失配对于集成电路设计和制造的影响是显而易见的，尤其是随着工艺节点的不断缩小，失配的影响更是越来越突出，其典型实例是对于一个标准的6管SRAM，如果两侧对称的MOS晶体管产生较大的失配，则有可能导致SRAM的存储状态发生反转，从而导致存储模块的失效。因此，对于集成电路设计者而言，如果能准确地考虑到失配所带来的设计容差， 则有可能使所设计的产品获得更高的工艺成品率，于是如何准确地表征和提取MOS晶体管器件的失配模型参数便成为影响电路设计的关键因素之一。失配特性的表征和模型提取通常需要基于大量的数据进行统计分析，比较理想的做法是将尺寸完全相同的很多器件两两相邻放置在有限区域内，并对两两相邻的器件性能之间的差异进行统计分析，由于每个MOS晶体管器件通常需要源极(S)、漏极(D)、栅极(G) 和衬底(B)四端引出性能表征，而用于端口引出的测试引脚的面积通常比器件本身的面积要大得多，因此这种做法实际受限于面积而不可能在一个较小区域内同时排放大量测试引脚。目前常用的失配特性表征以及模型提取的结构为在一个测试芯片内同时放置两个尺寸完全相同的M0SFET，这两个MOSFET通常共用栅极、源极和衬底以节省测试引脚面积，于是在同一个裸片(Die)内这两个MOSFET的电学参数的差异表征为AVth和Aids，其中，Vth 和Ids分别表示MO SFET的阈值电压和开态电流，这里通常需要测试一片晶圆(Wafer)上的多个裸片甚至测量多片晶圆以获得大量数据，于是该尺寸MOSFET的失配特性可以表征为 σ (AVth)和 σ (Aids)。不难发现，这种表征失配特性的方法其实引入了裸片与裸片甚至晶圆与晶圆之间的差异(通常称之为Global Variation)。例如，晶圆边缘相比于其它区域通常会产生较大的电学特性差异，此时若仍考虑利用所有的裸片来计算σ (AVth)或σ (Aids)，实际上是将裸片与裸片的差异叠加进了失配特性的表征中，这将不可避免地影响失配特性模型提取的准确性。
技术实现思路
本专利技术的主要目的在于克服现有技术的缺陷，提供一种测量和表征MOS器件失配特性的系统和方法，能够准确获得MOS器件失配特性。为达成上述目的，本专利技术提供一种测量和表征MOS器件阵列中MOS器件失配特性的系统，其特征在于，所述系统包括MOS器件阵列模块，包括多个信号选通器及由多个MOS器件组成的MOS器件阵列， 每一个所述信号选通器耦接一个所述MOS器件；地址模块，耦接所述信号选通器，所述地址 模块包括行地址译码选择电路及列地址译码选择电路，其根据地址位产生选择信号以通过 所述信号选通器选定所述MOS器件阵列中的MOS器件；测试模块，耦接所述MOS器件，测试 所述MOS器件的电学参数；计算转换模块，耦接所述测试模块，计算得到所述MOS器件阵列 中相同尺寸的所述MOS器件的电学参数的标准偏差，并转换为该尺寸MOS器件的失配参数， 以表征所述MOS器件阵列中该尺寸MOS器件的失配特性；以及控制模块，耦接所述地址模 块，测试模块及计算转换模块，产生所述地址位，并控制所述测试模块及所述计算转换模块 完成自动或半自动测量和表征的过程控制。可选的，所述行地址译码选择电路根据行地址位产生行选择信号以选定所述MOS 器件阵列的行，所述列地址译码选择电路根据列地址位产生列选择信号以选定所述MOS器 件阵列的列。可选的，所述信号选通器包括串接的行导通管及列导通管，所述行导通管的栅极 耦接所述行地址译码选择电路，所述列导通管的栅极耦接所述列地址译码选择电路，所述 行导通管及所述列导通管依据所述行选择信号及所述列选择信号导通或截止。可选的，所述信号选通器包括串接的行导通管及列导通管，所述行导通管的栅极 耦接所述行地址译码选择电路，所述列导通管的栅极耦接所述列地址译码选择电路，所述 行导通管及所述列导通管依据所述行选择信号及所述列选择信号导通或截止。可选的，所述信号选通器还包括关断晶体管，且所述关断晶体管的类型与所述MOS 器件的类型相同；所述关断晶体管的漏极耦接所述MOS器件的栅极；当所述关断晶体管为 NMOS关断晶体管时，其源极接地；当所述关断晶体管为PMOS关断晶体管时，其源极接电源 电压；所述关断晶体管的栅极由所述行选择信号或所述列选择信号控制，且所述行导通管 或所述列导通管截止时，所述关断晶体管导通；所述行导通管或所述列导通管导通时，所述 关断晶体管关断。可选的，所述行导通管和所述列导通管均为NMOS管，所述信号选通器还包括反相 器，所述反相器的输入端耦接所述NMOS管，其输出端耦接所述关断晶体管的栅极。可选的,所述行导通管和所述列导通管其中之一为NMOS管,另一个为PMOS管,所 述关断晶体管的栅极与所述PMOS管的栅极相连，且由所述行选择信号或所述列选择信号 控制，所述行选择信号或所述列选择信号由所述地址模块产生，且所述地址模块包括反相 器。可选的，所述测试模块包括栅极测量点，耦接所述MOS器件阵列中各MOS器件的栅 极；源极测量点，耦接所述MOS器件阵列中各MOS器件的源极；漏极测量点，耦接所述MOS 器件阵列中各MOS器件的漏极；基极测量点，耦接所述MOS器件阵列中各MOS器件的衬底； 以及测量器，耦接所述栅极测量点，源极测量点，漏极测量点以及基极测量点，测量所述MOS 器件的电学参数。可选的，所述栅极测量点耦接所述地址模块。可选的，所述电学参数包括阈值电压与开态电流。可选的，所述计算转换模块计算得到多个相同尺寸的所述MOS阵列的多个失配参数的中位数并用于表征所述MOS器件的失配参数。可选的，所述MOS器件阵列包括多个不同尺寸的MOS器件子阵列。本专利技术进一步提供了一种测量和表征MOS器件失配特性的方法，用于测量和表征 MOS器件阵列中各尺寸MOS器件的失配特性，所述方法包括以下步骤 步骤1:通过地址位选择所述MOS器件阵列中的MOS器件；步骤2 :测试所述MOS器件的电学参数；步骤3 :循环进行步骤I和步骤2，测试所述MOS器件阵列中所有的MOS器件的电学参数；步骤4 :计算得到所述MOS器件阵列中相同尺寸的所述MOS器件的电学参数的标 准偏差，并转换为该尺寸MOS器件的失配参数，以表征所述MOS器件阵列中该尺寸MOS器件 的失配特性。可选的，所述通过地址位选择所述MOS器件阵列中的MOS器件的步骤包括根据行 地址位产生行选择信号；根据列地址位产生列选择信号；根据所述行选择信号及所述列选 择信号选定并导通所述MOS器件阵列中的MOS器件。可选的，所述测试所述MOS器件的电学参数的步骤包括将所述MOS器件阵列中各 MOS器件的源极并联耦接至源极测量点；将所述MOS器件阵列中各MOS器件的漏极并联耦 接至漏极测量点；将所述MOS器件阵列中各MOS器件的衬底并联耦接至基极本文档来自技高网...
【技术保护点】
一种测量和表征MOS器件阵列中MOS器件失配特性的系统，其特征在于，所述系统包括：MOS器件阵列模块，包括多个信号选通器及由多个MOS器件组成的MOS器件阵列，每一个所述信号选通器耦接一个所述MOS器件；地址模块，耦接所述信号选通器，所述地址模块包括行地址译码选择电路及列地址译码选择电路，其根据地址位产生选择信号以通过所述信号选通器选定所述MOS器件阵列中的MOS器件；测试模块，耦接所述MOS器件，测试所述MOS器件的电学参数；计算转换模块，耦接所述测试模块，计算得到所述MOS器件阵列中相同尺寸的所述MOS器件的电学参数的标准偏差，并转换为该尺寸MOS器件的失配参数，以表征所述MOS器件阵列中该尺寸MOS器件的失配特性；以及控制模块，耦接所述地址模块，测试模块及计算转换模块，产生所述地址位，并控制所述测试模块及所述计算转换模块完成自动或半自动测量和表征的过程控制。
【技术特征摘要】
【专利技术属性】
技术研发人员：郭奥，
申请(专利权)人：上海集成电路研发中心有限公司，
类型：发明
国别省市：
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