闪存器件及其制造方法技术

本发明专利技术公开一种闪存器件及其制造方法。闪存器件的形成在浮置栅极和控制栅极之间的栅极电介质膜通过层叠氧化物膜和ZrO2膜来形成。因此，可以改善闪存器件的可靠性且同时确保高耦合率。

【技术实现步骤摘要】
本申请是2006年8月I日提交的第200610108213.1号专利申请的分案申请。
本专利技术总地涉及闪存器件(flash memory device)及其制造方法,其中能够改善闪存器件的可靠性且同时确保高I禹合率(coupling ratio)。
技术介绍
通常，半导体存储器件大体上分为易失性存储器和非易失性存储器。易失性存储器包括随机存取存储器(RAM)例如动态随机存取存储器(DRAM)和静态随机存取存储器(SRM)。易失性存储器具有这样的属性，即加电时数据可被输入并保持、 但不加电时数据变得易失且不能被保持。在DRAM中，晶体管担负开关功能且电容器担负数据存储功能。如果不提供电源， DRM内的内部数据自动丢失。另外，SRM具有触发器型(flipflop type)晶体管结构。数据根据晶体管之间驱动程度的差别而被存储。SRM内的内部数据也自动丢失。相反，开发者为了开发与系统操作有关的数据或操作系统并提供所开发的数据或操作系统，已经开发了即使不供应电源也不丢失所存储的数据的非易失性存储器。非易失性存储器的例子可包括可编程ROM(PROM)、电可编程ROM(EPROM)、以及 电EPROM(EEPROM)。 它们之中存在这样一种趋势，即对能够电地编程和擦除数据的闪存器件的需求增加了。闪存器件是一种先进类型的EEPR0M，其能够高速电擦除而不从电路板上取下。闪存器件的有利之处在于其具有简单的存储单元结构，具有低的每存储器制造成本，并且即使不提供电源也能保持数据。通常的闪存单元具有这样的结构，其中隧道氧化物膜、浮置栅极、栅极电介质膜、 以及控制栅极顺序层叠在半导体衬底上。栅极电介质膜由氧化物氮化物氧化物(0N0)膜形成。闪存单元的属性根据其间有隧道氧化物膜的浮置栅极与半导体衬底的接触面积、 隧道氧化物膜的厚度、浮置栅极和控制栅极的接触面积、以及栅极电介质膜的厚度而显著变化。闪存单元的主要特性可包括编程速率、擦除速率、编程单元分配(distribution)、 以及擦除单元分配。可靠性相关的特性可包括编程/擦除耐久性、数据保持力等。通常，编程和擦除速率依赖于半导体衬底和浮置栅极之间的电容Ctumel与浮置栅极和控制栅极之间的电容(:_的比率。更详细地，编程和擦除速率(或速度)与耦合率 (coupling ratio)成比例。I禹合率可以用下面的公式表示。 禺合率= Cono ( +ΓL丁、ONO为了在预定工作电压获得高编程和擦除速率，确保高耦合率是必要的。为此，必需减小Ctunnel或增大c_。随着闪存器件的设计规则减小，浮置栅极的台阶被减小从而当在50nm或更小的器件中实现多级单元时降低干扰(interference)。然而，如果浮置栅极的台阶减小，浮置栅极与控制栅极之间的交迭区域减小。相应地，Cono下降且耦合率因此而变小。如果栅极电介质膜的厚度减小，C_增大且耦合率可以相应地改善。然而，与DRAM 不同，闪存器件使用高偏置电压。因此，如果栅极电介质膜的厚度减小，则泄漏电流增大且编程/擦除耐久性和数据保持力相应地下降。因此，难以确保器件的可靠性。另外，在栅极电介质膜利用具有高介电常数的高介电层形成的情况下，可以防止由栅极电介质膜的厚度减小导致的器件可靠性的降低。然而，因为难以满足耦合率的要求而引起了问题。
技术实现思路
本专利技术的实施例提供，其中可以改善闪存器件的可靠性且同时确保高耦合率。本专利技术的另一实施例提供，其中可以容易地满足耦合率。根据本专利技术一实施例，闪存器件包括层叠在半导体衬底上的隧道电介质膜、浮置栅极、栅极电介质膜和控制栅极，其中所述栅极电介质膜包括叠层膜，该叠层膜包括至少一氧化物膜和ZrO2膜。在一些实施例中，该叠层膜包括第一氧化物顶上的ZrO2膜。在另一些实施例中，叠层膜包括位于第一氧化物膜和第二氧化物膜之间的ZrO2膜。在又一些实施例中，叠层膜包括ZrO2膜顶上的第一氧化物膜。根据本专利技术另一实施例，制造闪存器件的方法包括在半导体衬底上形成隧道电介质膜和第一导电膜；在所述第一导电膜上形成栅极电介质膜，所述栅极电介质膜包括 ZrO2膜和至少一氧化物膜；以及在所得结构上形成第二导电膜。在另一实施例中，非易失性存储器件包括隧道电介质层，设置在衬底之上；浮置栅极，形成在所述隧道电介 质膜之上；栅极电介质层，形成在所述浮置栅极之上，该栅极电介质层包括至少一氧化物膜和至少一 ZrO2膜；以及控制栅极，形成在所述栅极电介质层之上。所述栅极电介质层包括形成在所述浮置栅极之上的第一氧化物膜和形成在所述第一氧化物膜之上的所述ZrO2膜。所述栅极电介质层还包括设置在所述ZrO2膜之上的第二氧化物膜。供选地，所述氧化物膜形成在所述ZrO2膜之上。在另一实施例中，一种制造非易失性存储器件的方法包括在半导体衬底之上形成隧道电介质膜。在所述隧道电介质膜之上形成第一导电层从而形成浮置栅极。在所述第一导电层之上形成栅极电介质层，所述栅极电介质层包括ZrO2膜和至少一氧化物膜。在所述栅极电介质层之上形成第二导电膜从而形成控制栅极。附图说明结合附图参考下面的详细描述，随着更好地理解本专利技术，对本专利技术更完整的认识将变得显然，附图中相似的附图标记表示相同或类似的部件，其中图1A至ID是横截面图，示出根据本专利技术一实施例制造闪存单元的方法；图2A至2D是横截面图，示出根据本专利技术另一实施例制造闪存单元的方法；以及图3A至3D是横截面图，示出根据本专利技术又一实施例制造闪存单元的方法。具体实施方式图1A至ID是横截面图，示出根据本专利技术一实施例制造闪存单元的方法。参照图1A，隧道氧化物膜11 (或隧道电介质膜11)和第一导电膜12顺序形成在半导体衬底10上。第一导电膜12用作浮置栅极且可以通过化学气相沉积(CVD)方法利用多晶硅可沉积至约500埃至约2000埃的厚度。参照图1B，第一氧化物膜13和ZrO2膜14顺序形成在第一导电膜12上。第一氧化物膜13可以通过高热氧化(HTO)方法利用HTO氧化物膜形成至约30埃到约60埃的厚度。另外，ZrO2膜14可通过具有良好台阶覆盖(step coverage)的原子层沉积(ALD)方法形成至约30埃到约100埃的厚度。尽管图中未示出，但是在形成ZrO2膜14之前或之后，可形成Al2O3膜从而形成 Al2O3膜和ZrO2膜的叠层膜或ZrO2膜和Al2O3膜的叠层膜。Al2O3膜可通过ALD方法形成。Al2O3 = ZrO2的厚度比率可设定为从约1:9到约9:1 的范围并且Al2O3和ZrO2的总厚度可设定为从约30埃至约100埃的范围。然后参照图1C，进行采用O2等离子体的热处理工艺从而使ZrO2膜良好并填充氧短缺。热处理工艺可使用约100W至约1000W的功率在约100°C至约400°C的温度进行约10 秒至约60秒。参照图1D，第二氧化物膜15形成在ZrO2膜14上，于是形成具有第一氧化物膜13、 ZrO2膜14、以及第二氧化物膜15的OZO结构的栅极间电介质膜。第二氧化物膜15可通过高温热氧化方法利用HTO氧化物膜形成至约30埃至约60埃的厚度。之后，第二导电膜16形成在第二氧化物膜15上。第二导电膜16用作控制栅极， 并且其可通过CVD方法利用多晶硅沉·积至约500埃到约2000埃的厚度。图本文档来自技高网...

【技术保护点】
一种非易失性存储器件，包括：隧道电介质层，设置在衬底之上；浮置栅极，形成在所述隧道电介质层之上；栅极电介质层，形成在所述浮置栅极之上，所述栅极电介质层包括具有氧化物膜和ZrO2膜的堆叠结构；以及控制栅极，形成在所述栅极电介质层之上，其中该ZrO2膜接触该浮置栅极且该氧化物膜位于该ZrO2膜与该控制栅极之间。

【技术特征摘要】
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【专利技术属性】
技术研发人员：洪权，朴恩实，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：