【技术实现步骤摘要】
本专利技术涉及一种半导体器件及其制造方法，特别是涉及一种有效降低了源漏接触电阻的由后栅工艺制造的M0SFETS及其相应的制造方法。
技术介绍
IC集成度不断增大需要器件尺寸持续按比例缩小，然而电器工作电压有时维持不变，使得实际MOS器件内电场强度不断增大。高电场带来一系列可靠性问题，使得器件性能退化。例如，MOSFET源漏区之间的寄生串联电阻会使得等效工作电压下降。附图说明图1所示为现有技术中重掺杂源漏上带有金属硅化物的M0SFET，其中，在衬底100 上形成由栅介质层210、栅电极220共同构成的栅堆叠结构200，以栅堆叠结构200为掩模进行第一次源漏离子注入形成轻掺杂源漏区(LDD)或源漏扩展区310，然后在栅堆叠结构 200两侧形成有隔离侧墙400，以隔离侧墙400为掩模进行第二次源漏离子注入形成重掺杂源漏区320，然后通过自对准硅化物工艺在隔离侧墙400两侧的重掺杂源漏区320上形成金属硅化物的源漏接触500。值得注意的是，图1以及后续附图中，为了方便示意起见，仅显示了体硅衬底上的各种结构，但是本专利技术依然适用于SOI衬底。为了简便明了起见，仅显示了 ...
【技术保护点】
一种在后栅工艺中有效降低了源漏接触电阻的MOSFET，包括：衬底、衬底上的由栅极介质层和栅极金属层构成的栅极堆叠结构、栅极堆叠结构两侧衬底中的源漏区、栅极堆叠结构两侧衬底上的栅极侧墙、衬底上的层间介质、源漏区上层间介质中的源漏接触塞、源漏区与源漏接触塞之间的金属硅化物，其特征在于：金属硅化物与源漏区的界面处具有掺杂离子的分凝区，栅极介质层位于栅极金属层下方以及侧面。
【技术特征摘要】
【专利技术属性】
技术研发人员：罗军，赵超，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：
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