具有高K栅极介电层的半导体器件及其制造方法技术

本发明专利技术涉及的是集成电路制造，并且更具体地涉及的是带有高k栅极介电层的半导体器件。用于半导体器件的示例性的结构包括衬底和设置在该衬底上方的栅极结构。该栅极结构包括介电部分和设置在该介电部分上方的电极部分，并且该介电部分包括在衬底上的碳掺杂的高k介电层以及与电极部分相邻的无碳的高k介电层。本发明专利技术还提供具有高k栅极介电层的半导体器件的制造方法。

【技术实现步骤摘要】

本专利技术涉及的是集成电路制造，并且更具体地涉及的是带有高k栅极介电层的半导体器件。
技术介绍
半导体集成电路(IC)工业经历了迅速的发展。IC材料和设计的技术发展产生出多代1C，每一代IC都具有比前一代更小但更复杂的电路。随着晶体管尺寸的减小，为了在栅极长度减小的情况下保持性能，必须减小栅极介电层的 厚度。然而，为了降低栅极泄漏，则使用了在保持相同的有效厚度的同时允许更大的物理厚度的高介电常数(高k)栅极介电层。该栅极介电层进一步包括用于减少高k栅极介电层和硅衬底之间的损伤的界面层。然而，在互补金属氧化物半导体(CMOS)的制造中实现这种部件和工艺仍存在挑战。随着栅极长度以及器件之间的间隔的减小，这些问题更加严重。例如，由于界面层增加了栅极叠加(例如，界面层和高k栅极介电层)的等效氧化物的厚度(Ε0Τ)，所以很难满足半导体器件的阈值电压要求。
技术实现思路
为了解决现有技术中存在的问题，根据本专利技术的一个方面，提供了一种半导体器件，包括衬底；以及栅极结构，设置在所述衬底上方，其中，所述栅极结构包括介电部分和设置在所述介电部分上方的电极部分，其中，所述介电部分包括在所述衬底上方的碳掺杂的高介电常数(高k)介电层以及与所述电极部分相邻的无碳的高k介电层。在该半导体器件中，其中，所述碳掺杂的高k介电层的厚度处在大约3. 5埃至10埃的范围内。在该半导体器件中，其中，所述碳掺杂的高k介电层的碳浓度处在大约O. 3至3原子百分比的范围内。在该半导体器件中，其中，所述碳掺杂的高k介电层选自于由Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu 的碳掺杂氧化物及其混合物所构成的组。在该半导体器件中，其中，所述碳掺杂的高k介电层包括碳掺杂的氧化铪。在该半导体器件中，其中，所述无碳的高k介电层的厚度处在大约10埃至40埃的范围内。在该半导体器件中，所述无碳的高k介电层选自于由Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu 的氧化物及其混合物所构成的组。 在该半导体器件中，其中，所述无碳的高k介电层包括氧化铪。在该半导体器件中，其中，所述无碳的高k介电层的厚度与所述碳掺杂的高k介电层的厚度的比值处在大约I至10的范围内。根据本专利技术的另一方面，还提供了一种制造高k介电层的方法，包括通过第一原子层沉积(ALD)工艺将碳掺杂的高介电常数(高k)介电层形成在衬底上方；以及通过第二ALD工艺将无碳的高k介电层形成在所述碳掺杂的高k介电层上。在该方法中，其中，所述第一 ALD工艺包括10个以上用于碳掺杂的氧化铪的周期。在该方法中，其中，所述碳掺杂的高k介电层具有大于3. 5埃的厚度。在该方法中，其中，所述第一 ALD工艺的金属(Me)前体包括金属有机化合物。在该方法中，其中，所述第一 ALD工艺的金属(Me)前体包括金属有机化合物，其中，所述金属有机化合物包括选自于Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb 和 Lu 的金属。在该方法中，其中，所述第一 ALD工艺的金属(Me)前体包括金属有机化合物，其中，所述金属有机化合物包括TEMAHf。在该方法中，其中，在大约150°C至275°C的温度下执行所述第一 ALD工艺步骤。在该方法中，其中，所述第二 ALD工艺的金属(Me)前体包括金属卤化物。在该方法中，其中，所述第二 ALD工艺的金属(Me)前体包括金属卤化物，所述金属卤化物包括选自于 Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb 和 Lu 的金属。在该方法中，其中，所述第二 ALD工艺的金属(Me)前体包括金属卤化物，其中，所述金属卤化物包括HfCl4。在该方法中，其中，在大约250°C至325°C的温度下执行所述第二 ALD工艺步骤。附图说明当结合附图进行阅读时，根据下面详细的描述可以更好地理解本专利技术。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。图I是根据本专利技术的各个方面制造高k栅极介电层的方法的流程图；以及图2A-H是根据本专利技术的各个方面处于制造的各个阶段中的半导体器件的示意性截面图。具体实施例方式可以理解，以下公开提供了多种不同实施例或实例，用于实现本专利技术的不同特征。以下将描述组件和布置的特定实例以简化本专利技术。当然，这些仅是实例并且不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括其他部件可以形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。另外，本专利技术可以在多个实例中重复参考符号和/或字符。这种重复用于简化和清楚，并且其本身不表示所述多个实施例和/或配置之间的关系。图I是根据本专利技术的各个方面制造高介电常数(高k)栅极介电层212(如图2C所示)的方法的流程图。图2A-H是根据本专利技术的各个方面半导体器件200(如图2A-H所示)在制造的各个阶段中的示意性截面图。可以理解，可以利用普通的互补金属氧化物半导体(CMOS)技术工艺制造半导体器件200的其他部分，并且因此在此仅对CMOS工艺的一些实例进行简要描述。为了更好地理解本专利技术还对图I至图2H进行了简化。例如，尽管附图示出的是用于半导体器件200的高k栅极介电层212，然而可以理解的是，该半导体器件200可以是集成电路(IC)的部分，该集成电路可以包括许多其他器件，包括电阻器、电容器、电感器和/或保险丝等。参考图I和图2A，方法100以步骤102为开始，其中，提供了具有有源区域202和隔离区域204的衬底20。在至少一个实施例中，衬底20包括晶体硅衬底(例如，晶圆)。根据设计要求(例如，P型衬底或η型衬底)，衬底20可以包括多种掺杂构造。在一些实施例中，衬底20由一些其他适当的元素半导体，诸如，金刚石或锗；适当的化合物半导体，诸如，砷化镓、碳化硅、砷化铟或磷化铟；或适当的合金半导体，诸如，碳化硅锗、磷化镓砷或磷化镓铟构成。另外，衬底20可以包括外延层(印i层)，为了增强性能，该外延层可以是应变的 和/或可以包括绝缘体上硅(SOI)结构。根据设计要求，有源区域202可以包括各种掺杂构造。在一些实施例中，有源结构202可以掺杂有P型或η型掺杂剂。例如，有源区域202可以掺杂有P型掺杂剂，诸如，硼或BF2 ；η型掺杂剂，诸如，磷或砷；和/或其组合。有源区域202可以被配置成N型金属氧化物半导体晶体管器件(被称作NM0S)或可选地被配置成P型金属氧化物半导体晶体管器件(被称为PM0S)。 隔离区域204可以被形成在衬底20上，从而将有源区域202与衬底20上的其他有源区域(未示出)隔离开。隔离区域204可以使用隔离技术(诸如，硅的局部氧化(LOCOS)或浅沟道隔离(STI))来限定和电隔离各个有源区域202。在本实施例中，隔本文档来自技高网...

【技术保护点】
一种半导体器件，包括：衬底；以及栅极结构，设置在所述衬底上方，其中，所述栅极结构包括介电部分和设置在所述介电部分上方的电极部分，其中，所述介电部分包括在所述衬底上方的碳掺杂的高介电常数(高k)介电层以及与所述电极部分相邻的无碳的高k介电层。

【技术特征摘要】
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【专利技术属性】
技术研发人员：李昆育，姚亮吉，奥野泰利，万幸仁，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：