半导体器件及其制造方法技术

本发明专利技术公开了半导体器件及其制造方法。所述半导体器件包括：平行延伸的多个导线，每个导线具有沿第一方向延伸的第一区域以及与第一区域耦接并沿与第一方向相交叉的第二方向延伸的第二区域；以及多个接触焊盘，每个接触焊盘与第二区域的相应导线耦接，其中，所述导线被分组并被布置在多个组中，第一组的第一区域比第二组的第一区域更长，并且第一组的第二区域与第二组的第二区域彼此间隔开。

【技术实现步骤摘要】
半导体器件及其制造方法相关申请的交叉引用本申请基于并要求2011年8月25日向韩国知识产权局提交的申请号为10-2011-0085084的韩国专利申请的优先权，其全部内容通过引用合并于此。
本专利技术涉及一种半导体器件以及制造所述半导体器件的方法，更具体而言，涉及一种包括导电图案的半导体器件以及制造所述半导体器件的方法。
技术介绍
根据近来半导体器件的精细度和高集成，为了在有限的区域内形成更多的图案，需要减小图案的线宽和空间宽度。图案通常是利用光刻工艺形成的，但是由于固有分辨率极限的缘故，光刻可能在减小图案的线宽和空间宽度上有限制。为了形成具有超过光刻工艺中固有分辨率极限的细小线宽的细小图案，已经提出了利用双重重叠的图案来形成细小图案的双图案化技术和利用间隔件来形成细小图案的间隔件图案化技术。与此同时，半导体器件包括多个金属导线以及与所述多个金属导线连接的多个接触焊盘。因此，用于在窄小的面积内有效地排列所述多个金属导线和所述多个接触焊盘的布局是期望得到的。
技术实现思路
本专利技术的示例性实施例提供了一种能够有效地布置多个导线和多个接触焊盘的半导体器件，以及一种制造所述半导体器件的方法。本专利技术的一个示例性实施例提供了一种半导体器件，包括：多个导线，所述多个导线平行延伸，并且每个导线具有沿第一方向延伸的第一区域以及与所述第一区域耦接并沿与所述第一方向相交叉的第二方向延伸的第二区域；以及多个接触焊盘，每个接触焊盘与相应一个导线的第二区域耦接，其中，所述多个导线被分组并被布置在多个组中，第一组的第一区域比第二组的第一区域更长，并且第一组的第二区域与第二组的第二区域彼此间隔开。本专利技术的另一个示例性实施例提供了一种制造半导体器件的方法，包括以下步骤：在导电层上形成用于导线和接触焊盘的掩模图案，并利用用于导线和接触焊盘的掩模图案作为刻蚀阻挡来刻蚀导电层而形成平行延伸的多个导线，其中，导线中的每个包括沿第一方向延伸的第一区域以及与第一区域耦接并沿与第一方向相交叉的第二方向延伸的第二区域，并且接触焊盘中的每个与导线的相应第二区域连接。其中，所述多个导线被分组并被布置在多个组中，第一组的第一区域比第二组的第一区域更长，并且第一组的第二区域与第二组的第二区域彼此间隔开。根据本专利技术的示例性实施例，形成弯曲的导线并且多个导线被分组并被布置在多个组中，使得可以最小化相邻的存储块之间的干扰，并改善存储器件的集成度。特别地，将接触焊盘布置在导线之间的空间中，使得可以在窄小的面积内有效地布置多个导线和多个焊盘。因此，可以在不留空间的情况下规则地布置多个导线和多个焊盘，使得不需要形成虚设线。前述的
技术实现思路
仅用作说明，不意在以任何方式进行限制。除了以上描述的说明性方面、实施例和特征以外，通过参照附图和以下的详细描述，进一步的方面、实施例和特征将变得清楚。附图说明图1A是说明根据本专利技术一个示例性实施例的半导体器件的平面图，并且说明了形成有多个导线和多个接触焊盘的区域。图1B是说明图1A所示的一个导线的放大示图。图2A至2G是说明根据本专利技术一个示例性实施例的形成半导体器件的导线和接触焊盘的方法的平面图。图3A至3G是说明根据本专利技术一个示例性实施例的形成半导体器件的导线和接触焊盘的方法的截面图。图4至图6是说明根据本专利技术一个示例性实施例的第一掩模图案、第二掩模图案以及第三掩模图案的示图。具体实施方式在下文中，将描述本专利技术的一个示例性实施例。在附图中，为了便于说明，夸大了元件的厚度和间隔。在以下描述中，可能省略了对已知相关作用和配置的详细解释，以避免不必要地对本专利技术的主题造成歧义。在以下描述中，尽管相同的元件在不同的附图中示出，但是将由相同的附图标记来表示。图1A是说明根据本专利技术一个示例性实施例的半导体器件的平面图，并且说明了形成有多个导线和多个接触焊盘的区域。如图1A所示，根据本专利技术本示例性实施例的半导体器件包括多个存储块MB1和MB2。存储块MB1和MB2中的每个包括：多个导线101至30R，所述多个导线101至30R具有形同“L”的弯曲形状并平行延伸；以及多个接触焊盘40，所述多个接触焊盘40与所述多个导线101至30R的末端连接。这里，导线101至30R可以是字线。另外，存储块MB1和MB2中的每个还包括导线51和52，导线51和52中的每个在所述多个导线101至30R的一侧和另一侧具有比导线101至30R中的每个更宽的宽度。导线51和52可以是漏极选择线和源极选择线。根据前述的布局，存储块MB1和MB2中的每个具有形同“L”的弯曲形状，并且存储块是通过将相邻的存储块MB1和MB2旋转180°而以重叠的形式布置的，由此进一步改善存储器件的集成度。在下文中，将详细地描述第一存储块MB1中所包括的多个导线101至30R的形式和布局。一个存储块MB1中所包括的多个导线101至30R被分成多个组G1至GM并布置，并且这些组G1至GM中的每个所包括的导线的数目可以相同或不同。在本实施例中，将描述以下情况作为一个实例，即所述多个导线101至30R被分成三个组G1至G3，第一组G1包括P个导线101至10P，第二组G2包括Q个导线201至20Q，第三组G3包括R个导线301至30R。另外，出于说明的目的，第一组G1中所包括的导线被称为第一导线101至10P，第二组G2中所包括的导线被称为第二导线201至20Q，第三组G3中所包括的导线被称为第三导线301至30R。这里，P、Q以及R表示自然数。图1B是说明一个导线的放大示图。如图1B所示，相应的导线101至30R包括沿第一方向I-I’延伸的第一区域①，以及与第一区域①连接并沿与第一方向I-I’相交叉的第二方向II-II’延伸的第二区域②。这里，接触焊盘40与第二区域②连接。虽然图1B说明了接触焊盘40与反的第一方向I-I’连接的情况，但是接触焊盘40也可以与正的第一方向I-I’连接。在下文中，将参见图1A和图1B详细地描述多个导线101至30R和多个焊盘40的布局。根据本专利技术，多个导线101至30R以各第一区域①和第二区域②中的导线101至30R平行延伸的方式来布置。在这种情况下，为了均匀地布置多个导线101至30R和多个接触焊盘40而不浪费空间，相应的导线101至30R的第一区域①和第二区域②在长度上被调整，并且第二区域②与接触焊盘40连接的方向也被调整。因此，第一区域①和第二区域②的长度针对组G1至G3中的每个是不同的，并且即使在组G1至G3中的一个组中包括导线101至30R，第一区域①和第二区域②的长度针对各导线101至30R也是不同的。第一组G1至第M组GM被顺序地布置，且第一组G1中所包括的第一导线101至10P的第一区域①比第二组G2中所包括的第二导线201至20Q的第一区域①更长。因此，第一组G1中所包括的第一导线101至10P的第二区域②与第二组G2中所包括的第二导线201至20Q的第二区域②彼此被间隔开，并且与多个导线101至30R的第二区域②连接的多个接触焊盘40被布置在相邻的组G1至GN之间的空间中。一个组G1中所包括的导线101至10P基于位于其中心处的导线而两侧对称地（bisymmetrically）布置。特别地，中心导线的第二区域②突出得最多，或沿第二方向II-II’具有本文档来自技高网...

【技术保护点】
一种半导体器件，包括：多个导线，所述多个导线平行延伸，并且每个导线包括沿第一方向延伸的第一区域以及与所述第一区域耦接并沿与所述第一方向相交叉的第二方向延伸的第二区域；以及多个接触焊盘，每个接触焊盘与所述导线中的相应一个的第二区域耦接，其中，所述多个导线被分组并被布置在多个组中，第一组的第一区域比第二组的第一区域更长，第一组的第二区域与第二组的第二区域彼此间隔开。

【技术特征摘要】
2011.08.25 KR 10-2011-00850841.一种半导体器件，包括：多个导线，所述多个导线平行延伸，并且每个导线包括沿第一方向延伸的第一区域以及与所述第一区域耦接并沿与所述第一方向相交叉的第二方向延伸的第二区域；以及多个接触焊盘，每个接触焊盘与所述导线中的相应一个的第二区域耦接，其中，所述多个导线被分组并被布置在多个组中，第一组的第一区域比第二组的第一区域更长，第一组的第二区域与第二组的第二区域彼此间隔开，其中，在一个组所包括的多个导线中，所述一个组中的中心导线沿所述第二方向具有实质最长的长度，随着导线位于更外侧，所述第二区域沿所述第二方向会具有比所述中心导线更短的长度，使得所述第二区域具有三角形的两侧对称形状。2.如权利要求1所述的半导体器件，其中，一个组所包括的多个导线基于位于所述组中心的导线而两侧对称地布置。3.如权利要求1所述的半导体器件，其中，在一个组所包括的多个导线中，布置在中心导线左侧的导线与左侧的接触焊盘耦接，布置在中心导线右侧的导线与右侧的接触焊盘耦接。4.如权利要求1所述的半导体器件，其中，所述多个接触焊盘布置在所述第一组的第二区域与所述第二组的第二区域之间的空间中。5.一种半导体器件，包括：多个字线，所述多个字线彼此平行延伸，并且每个字线包括沿第一方向延伸的第一区域以及与所述第一区域耦接并沿与所述第一方向相交叉的第二方向延伸的第二区域；多个接触焊盘，每个接触焊盘与所述字线中的相应一个的第二区域耦接；以及分别位于所述多个字线的一侧和另一侧的漏极选择线和源极选择线，所述漏极选择线和源极选择线的宽度比所述多个字线的宽度更宽，其中，所述多个字线被分组并被布置在多个组中，第一组的第一区域比第二组的第一区域更长，第一组的第二区域与第二组的第二区域彼此间隔开。6.一种半导体器件，包括：第一存储块，所述第一存储块包括分别与第一导电层耦接的第一导线和第一接触焊盘；以及第二存储块，所述第二存储块包括分别与第二导电层耦接的第二导线和第二接触焊盘；其中，每个所...

【专利技术属性】
技术研发人员：严大成，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：