本发明专利技术提供一种半导体集成电路装置。相对于连接第1供电用金属布线(MV1)与设置于其上层的第2供电用金属布线(NV1)的供电用插塞(QV1)而言，在其附近设置有连接第1电路用金属布线(M4)与设置于其上层的第2电路用金属布线(N4)的布线插塞(Q4)。而且，供电用插塞(QV1)与布线用插塞(Q4)被配置为在第1供电用金属布线(MV1)延伸的方向上相对地错开位置。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体集成电路装置的布局，尤其涉及对兼顾半导体集成电路装置的微细化和小面积化有效的技术。·
技术介绍
以往，在半导体集成电路装置中，通过自由地配置并布线具有各种各样的宽度或长度的晶体管，由此实现具有所期望的功能的多种多样的电路单位。将该电路单位称为单元(cell)。而且，组合该单元并进行配置布线，由此实现大规模集成电路装置(LSI =LargeScale Integration)。近年来，伴随着用于削减芯片成本的单元的小面积化，不仅需要缩小被配置于单元内的晶体管或布线的尺寸，还谋求在单元内无浪费地配置晶体管或布线。结果，尤其是在双稳态触发电路或闩锁电路等复杂的单元中，在布局上存在以下的问题。图10是以小面积来实现闩锁电路单元的布局俯视图。图10中，配置由栅极布线Gn (η为整数、以下同样)及形成有源极/漏极的活性区域Dn构成的晶体管Τη，在其上层形成有用于连接这些晶体管Tn的第I层金属布线Mn。用于供给各晶体管Tn的源极电位的供电用活性区域DVO DVl及供电用第I层金属布线MVO MVl在单元的上下端沿着附图横向延伸。再有，形成有连接栅极布线Gn或活性区域Dn与金属布线Mn的布线用插塞(plug)Pn、及连接活性区域DVO DVl与金属布线MVO MVl的供电用插塞PVn。为了抑制晶体管Tn的源极电位下降，通常以等间隔配置多个供电用插塞PVn。S卩，供电用插塞PVn的中心位于具有规定长度的间距SO的栅格线(grid line)Ln上。如此一来，在将横宽是以栅格的整数倍来定义的单元上下左右地相邻配置多个之际，由于可以将各单元的供电用插塞配置为互相重叠，故供电用插塞彼此之间不会妨碍而可以紧密地配置。在此，从制造工艺的观点来看，在互相接近配置的插塞的间隔较小的情况下，插塞彼此之间会短路，产生无法获得所期望的电路动作的可能性。为了防止这种现象，需要使布线用插塞Pn与供电用插塞PVn的间隔大于供电用插塞PVn彼此之间的间隔。例如图10的情况下，需要分别增大布线用插塞P14与供电用插塞PV6、PV7的间隔、布线用插塞P24与供电用插塞PV10、PVll的间隔、布线用插塞P15与供电用插塞PV21、PV22的间隔、布线用插塞P20与供电用插塞PV23、PV24的间隔。再有，即便在栅极布线Gn的电位没有与晶体管Tn的源极电位大大不同的情况下，从设计规则或制造工艺的观点出发，都需要某种程度地增大布线用插塞Pn与供电用插塞PVn的间隔。因而产生使单元在上下方向伸长的需要，结果单元面积会增大。该倾向在单元高度被降低的单元中变得显著起来。作为解决该问题的方法之一，在专利文献I中，省略供电用插塞PVn的一部分。例如图11的例子中，省略了图10中的供电用插塞？￥6、？￥7、？￥10、？￥11、卩￥21 PV24。由此，既可以维持单元的小面积布局、同时又可以充分地增大布线用插塞Pn与供电用插塞PVn的间隔，可以使电路动作稳定。在先技术文献4专利文献专利文献I :日本特开2010-067799号公报
技术实现思路
专利技术所要解决的技术课题在上述专利文献I的例子中，省略供电用插塞PVn的一部分，由此在维持单元的小面积布局的同时确保将布线用插塞Pn与供电用插塞PVn的间隔充分地增大。然而，对于构成用于将供电用金属布线的上层侧的供电用插塞、例如供电用金属布线连接到上层的电源带状布线的堆叠通孔构造(stacked viastructure)的供电用插塞而言，有时省略该供电用插塞是困难的。因而，即便在与供电用插塞相同的布线层附近存在被供给不同电位的布线用插塞的情况下，也无法省略该供电用插塞，由此存在无法确保供充分地增大供电用插塞与布线用插塞的间隔的可能性。为了避免该问题，例如只要使配置了布线用插塞的电路用金属布线远离供电用金属布线即可，但在该情况下产生使单元在上下方向伸长的需要，结果单元面积增大。本专利技术的目的在于提供一种布局构造，以便在半导体集成电路装置中不会招致面积的增加，可以充分地确保布线用插塞与供电用插塞的间隔且可以维持电路动作稳定性。用于解决问题的技术方案本专利技术的第I形态中，包含标准逻辑单元的半导体集成电路装置具备第I供电用金属布线，其形成于第I布线层且沿第I方向延伸；第2供电用金属布线，其形成于所述第I布线层的上层的第2布线层且按照与所述第I供电用金属布线重叠的方式沿所述第I方向延伸；第I电路用金属布线，其在所述标准逻辑单元内形成于所述第I布线层；第2电路用金属布线，其在所述标准逻辑单元内形成于所述第2布线层，且按照与所述第I电路用金属布线重叠的方式沿所述第I方向延伸；供电用插塞，其连接所述第I供电用金属布线与所述第2供电用金属布线；以及布线用插塞，其连接所述第I电路用金属布线与所述第2电路用金属布线，所述第2电路用金属布线被配置为在所述标准逻辑单元内，比形成于所述第2布线层的其他电路用金属布线更靠近所述第2供电用金属布线，且在与所述第I方向垂直的第2方向进行观察时与所述第2供电用金属布线具有重合。另外，所述供电用插塞与所述布线用插塞在所述第I方向上被配置于不同的位置。根据该形态，相对于连接第I供电用金属布线和设置于其上层的第2供电用金属布线的供电用插塞而言，在其附近设置有连接第I电路用金属布线和设置于其上层的第2电路用金属布线的布线插塞。而且，该供电用插塞与布线用插塞在第I方向上配置在不同的位置。即，供电用插塞与布线用插塞在第I方向上相对错开位置地配置。因而，在接近的供电用插塞与布线用插塞之间能够确保充分的间隔，不会招致面积增加，可以避免插塞彼此之间成为电短路状态这样的问题。本专利技术的第2形态中，包含标准逻辑单元的半导体集成电路装置具备第I供电用金属布线，其形成于第I布线层且沿第I方向延伸；第2供电用金属布线，其形成于所述第I布线层的上层的第2布线层且按照与所述第I供电用金属布线重叠的方式沿所述第I方向延伸；第I电路用金属布线，其在所述标准逻辑单元内形成于所述第I布线层；第2电路用金属布线，其在所述标准逻辑单元内形成于所述第2布线层，且按照与所述第I电路用金CN 102918643 A书明说3/8页属布线重叠的方式沿所述第I方向延伸；供电用插塞，其连接所述第I供电用金属布线与所述第2供电用金属布线；以及布线用插塞，其连接所述第I电路用金属布线与所述第2电路用金属布线，所述第2电路用金属布线被配置为在所述标准逻辑单元内，比形成于所述第2布线层的其他任意的电路用金属布线更靠近所述第2供电用金属布线，且在与所述第I方向垂直的第2方向进行观察时与所述第2供电用金属布线具有重合。另外，所述布线用插塞在所述第2方向上的中心，自所述第2电路用金属布线的在所述布线用插塞的配置位置处的所述第2方向上的中心起向远离所述供电用插塞的一方错开。根据该形态，相对于连接第I供电用金属布线与设置于其上层的第2供电用金属布线的供电用插塞而言，在其附近设置有连接第I电路用金属布线与设置于其上层的第2电路用金属布线的布线插塞。而且，该布线用插塞在第2方向上的中心自第2电路用金属布线的在布线用插塞的配置位置处的第2方向上的中心起向远离供电用插塞的一方错开。即，布线用插塞向远离供电用插塞的一方错开位置地配置。因而，在接近的供电用插塞与布线用插塞之间能本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：池上智朗，西村英敏，
申请(专利权)人：松下电器产业株式会社，
类型：
国别省市：
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