本发明专利技术公开了一种半导体装置及其制造方法。半导体装置包括衬底、第一半导体元件与第二半导体元件。第一半导体元件是存储器。第二半导体元件包括金属氧化物半导体、电容或电阻。第一半导体元件与第二半导体元件是形成在单一衬底上。本发明专利技术的半导体装置的制造方法简单且成本低。此外，存储器与金属氧化物半导体之间可具有良好的电性连接。
【技术实现步骤摘要】
本专利技术是有关于，特别是有关于金属氧化物半导体与存储器及其制造方法。
技术介绍
在半导体装置中，举例来说，会同时需要金属氧化物半导体与存储器。半导体装置中的金属氧化物半导体与存储器一般是以分开的工艺，分别形成在不同的衬底上。于封装过程中，利用打线将不同衬底上的金属氧化物半导体与存储器作电性连接。因此，半导体装置的工艺复杂且成本高。此外，金属氧化物半导体与存储器之间电性连接的失误率会比较高，且效果不佳。
技术实现思路
本专利技术是有关于一种。相较于一般技术，实施例的半导体装置的制造方法简单且成本低。此外，举例来说，存储器与金属氧化物半导体之间可具有良好的电性连接。提供一种半导体装置的制造方法。方法包括于衬底上形成第一半导体元件与第二半导体元件。衬底是单一。第一半导体元件是存储器。第二半导体元件包括金属氧化物半导体、电容或电阻。提供一种半导体装置。半导体装置包括衬底、第一半导体元件与第二半导体元件。第一半导体元件是存储器。第二半导体元件包括金属氧化物半导体、电容或电阻。第一半导体元件与第二半导体元件是形成在单一衬底上。 下文特举较佳实施例，并配合所附图式，作详细说明如下附图说明图I绘示根据一实施例的半导体装置的剖面图。图2至图20绘示根据一实施例的半导体装置的制造方法。图21绘示根据一实施例的。主要半导体元件符号说明2、102:衬底4、104、204 :第一衬底区6、8、10、12、106、108、110、112 :第二衬底区14、50、114、150 :第三掺杂区16、116、216:第一惨杂区18、54、58、78、118、154、158、178、218 :第二掺杂区20、120、220 :第一介电层22、36、46、122、127、136、146、222 :第二介电层24:介电结构26、38、44、126、129、138、144 :第一电极层28、64、66、76、82、128、164、166、176、182 :袋掺杂区30、40、42、48、62、74、130、133、142、148、162、174 :间隙壁32、132:介电元件34、134、234、288 :第二电极层52、152:第四掺杂区56、68、70、84、86、107、111、113、117、137、156、168、170、184、186 :掺杂区 60、72、80、160、172、180、260、272、280 :栅结构103、109、119、121、123、125、131、135 :光刻胶层115:薄膜139:层间介电质141:导电插塞143:导电层具体实施例方式图I绘示根据一实施例的半导体装置的剖面图。请参照图1，衬底2包括不同的第一衬底区4与第二衬底区6、第二衬底区8、第二衬底区10与第二衬底区12。于实施例中，衬底2是单一。此外，第一半导体元件配置在第一衬底区4上。举例来说，不同的第二半导体元件分别配置在第二衬底区6、第二衬底区8、第二衬底区10与第二衬底区12上。请参照图1，第一衬底区4上的第一半导体元件包括第三掺杂区14，配置于衬底2中。第一掺杂区16配置于第三掺杂区14中。第二掺杂区18配置于第一掺杂区16中。举例来说，包括第一介电层20与第二介电层22的介电结构24配置于第二掺杂区18之间的第一掺杂区16上，并延伸至第二掺杂区18上。第一电极层26配置于介电结构24上。配置袋掺杂区28。配置间隙壁30于介电结构24与第一电极层26的侧壁上。举例来说，衬底2、第一掺杂区16与袋掺杂区28具有第一导电型例如P导电型。第三掺杂区14与第二掺杂区18具有相反于第一导电型的第二导电型例如N导电型。于实施例中，第一衬底区4上的第一半导体元件是存储器。举例来说，第二掺杂区18是用作位线。第一电极层26是用作字线。请参照图1，第二衬底区6上的第二半导体元件包括介电元件32，配置于衬底2上。第二电极层34配置于介电兀件32上。第二介电层36配置于第二电极层34上。第一电极层38配置于第二介电层36上。第二电极层34、第二介电层36与第一电极层38可构成电容。间隙壁40可配置在第二电极层34的侧壁上。间隙壁42配置在第二介电层36与第一电极层38的侧壁上。第一电极层44配置于衬底2未被第二电极层34覆盖的部分上。于实施例中，第一电极层44是用作电阻。第二介电层46配置在介电兀件32与第一电极层44之间。间隙壁48配置在第一电极层44与第二介电层46上。请参照图1，第二衬底区8上的第二半导体元件包括第三掺杂区50，配置于衬底2中。第四掺杂区52配置在第三掺杂区50中。第二掺杂区54配置在第四掺杂区52中。掺杂区56配置在第三掺杂区50中。第二掺杂区58配置在掺杂区56中。栅结构60配置在第三掺杂区50与第四掺杂区52上。间隙壁62配置在栅结构60的侧壁上。配置袋掺杂区64与袋掺杂区66。举例来说，第四掺杂区52、袋掺杂区64、袋掺杂区66具有第一导电型例如P导电型。第三掺杂区50、第二掺杂区54、第二掺杂区58具有相反于第一导电型的第二导电型例如N导电型。掺杂区56可具有P导电型或N导电型。于实施例中，第二衬底区8上的第二半导体元件是金属氧化物半导体(MOS)，例如85V横向双扩散金属氧化物半导体(LateralDoubIe-diffused MOS ；LDM0S)。请参照图I，第二衬底区10上的第二半导体元件包括掺杂区68，配置在衬底2中。掺杂区70配置在掺杂区68中。栅结构72配置在掺杂区68上。间隙壁74可配置在栅结构72的侧壁上。也配置袋掺杂区76。第二衬底区12上的第二半导体元件包括第二掺杂区78，配置在衬底2中。栅结构80配置在第二掺杂区78之间的衬底2上。配置袋掺杂区 82。掺杂区68与掺杂区84可配置在掺杂区86上。举例来说，掺杂区70与袋掺杂区82具有第一导电型例如P导电型。袋掺杂区68、袋掺杂区76、第二掺杂区78、掺杂区84与掺杂区86具有相反于第一导电型的第二导电型例如N导电型。于实施例中，形成在第二衬底区10与第二衬底区12上的第二半导体元件分别是相反型的M0S，例如低压(LV)如5V的PMOS与LV如5V的NMOS。图2至图20绘示根据一实施例的半导体装置的制造方法。请参照图2，提供衬底102。衬底102包括第一衬底区104与第二衬底区106、第二衬底区108、第二衬底区110与第二衬底区112。利用黄光光刻工艺于衬底102上形成光刻胶层103。对光刻胶层103暴露的衬底102注入杂质例如锑(Sb)以在衬底102中形成掺杂区186。请参照图3，移除光刻胶层103。可进行退火步骤以扩散掺杂区186。于一实施例中，在移除光刻胶层103与退火步骤之间可进行清洗步骤。请参照图4，对衬底102注入杂质例如硼(boron)以使衬底102在掺杂区186以外的区域造成相反的导电型。进行沉积或外延成长步骤以在衬底102上形成薄膜。于一实施例中，在注入步骤与薄膜形成步骤(例如外延或沉积步骤)之间，进行清洗步骤。请参照图5，于衬底102中形成第三掺杂区114与第三掺杂区150。于一实施例中，是对衬底102的表面进行清洗步骤，然后在衬底102的表面形成垫氧化层(pad oxide)。利用黄光光刻工艺在衬底102上形成图案化的光刻本文档来自技高网...
【技术保护点】
一种半导体装置的制造方法，包括：于一衬底上形成一第一半导体元件与一第二半导体元件，其中该衬底是单一，该第一半导体元件是存储器，该第二半导体元件包括金属氧化物半导体、电容或电阻。
【技术特征摘要】
【专利技术属性】
技术研发人员：黄学义，锺淼钧，黄胤富，连士进，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：
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