本发明专利技术提供一种半导体装置。局部布线(12)与杂质扩散区域(11)上表面相接地形成且延伸到电位供给布线(13)之下。而且，通过接触孔(14a)来电连接局部布线(12)与电位供给布线(13)。即，为了实现从杂质扩散区域(11)到电位供给布线(13)的电连接而利用与杂质扩散区域上表面相接地形成的局部布线(12)。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体装置，尤其涉及实现高速化及高集成化的半导体装置。
技术介绍
在现有的半导体装置中，使由杂质扩散层形成的晶体管的源极区域一直延伸到标准単元边界，通过与标准単元列间共有的电源布线连接，从而确保了标准单元内的布线资源并实现了标准单元的面积缩小。图8是表示现有的半导体装置的构成例的图，(a) (C)是布局俯视图，(d)是(a)的线Y81-Y81’处的剖视图、(e)是(b)的线Y82-Y82’处的剖视图。图8的构成实现了图9的电路图。在图9中，在电源布线VSS与端子A之间并联连接有2个NMOS晶体管901，并在电源布线VSS与端子B之间串联连接有2个NMOS晶体管902。在图8(a) (c)中，位于电源布线VSS的图面上侧的2个晶体管相当于NMOS晶体管901，位于图面下侧的2个晶体管相当于NMOS晶体管902。在图8(a)中，成为经由电位供给布线及接触孔而从被设置在与相邻的晶体管的边界附近的电源布线VSS向各晶体管的源极区域供给电位的结构。在此，在电源布线VSS的正下方设置有杂质扩散区域及接触孔，由此成为对电源布线VSS进行加固的结构。在图8(b)中，成为通过将各晶体管的源极区域一直引出到被设置在与相邻的晶体管的边界附近的电源布线VSS的正下方为止来设置接触孔，从而向各晶体管的源极区域供给电位的结构。在此，成为在电源布线VSS的正下方设置了杂质扩散区域及接触孔来加固电源布线VSS的结构。图8(c)是图8(b)的变形例，成为仅在各晶体管的源极区域扩展到电源布线VSS为止的部分，在电源布线VSS的正下方设置了杂质扩散区域及接触孔的结构。相对于图8(a)的结构而言，在采取图8(b)及(C)的结构的情况下，由于无需使用从电源布线VSS到各晶体管的源极区域的布线区域，故可有效地活用在标准单元的单元高度縮小方面成为界限的布线资源，因此在芯片面积缩小方面成为有效的手段。即，自晶体管的源极区域起延伸的电位供给布线在图8(a)中为金属布线，相对于此，在图8(b)、(c)中成为杂质扩散区域，由于不使用金属布线的资源，故能够缩小面积。然而，伴随着半导体エ艺的微细化，开始应用多次重复栅电极的图案化时的曝光エ序或蚀刻エ序、由此精度优良地加工栅电极的技术。利用图10，对栅电极的图案化时多次应用曝光エ序或蚀刻エ序的方法(复合エ序)所产生的效果进行说明。图10(a)、(b)示出了以现有的単一エ序进行栅电极的图案化时的设计形状与完成形状的差別。图10(a)是形成晶体管的源极漏极的杂质扩散区域和栅电极的设计形状的布局结构图，示出使从杂质扩散区域突出的栅电极的端部在图面上下的晶体管彼此之间面对面的结构。图10(b)示出了相对于图10(a)的设计形状的布局结构的、栅电极的实际完成形状。在此，OL是用于即便在产生了栅电极与杂质扩散区域的掩模错位(masks aremisaligned)的情况下源极区域与漏极区域也不会短路的栅电极的突出量，EX是栅电极图案化时的细线图案后退量，S是用于使同层间不会发生短路的分离间隔。再有，L是确保采取图10(a)、(b)的构成时的所希望的晶体管宽度所需的长度。另ー方面，图10(c)、(d)示出了以复合エ序进行栅电极的图案化时的设计形状与完成形状的差別。图10(c)是形成晶体管的源极漏极的杂质扩散区域和栅电极的设计形状的布局结构图，示出从杂质扩散区域突出的栅电极的端部在图面上下的晶体管彼此之间被连接的结构。再有，在图面上下的晶体管的栅电极被连接的区域内，设置有用于在后续エ序中除去栅电极的识别层1002。图10(d)示出了与图10(c)的设计形状的布局结构相対的、栅电极的实际完成形状。在实际完成形状中，成为图面上下的晶体管的栅电极被分离的结构。在此，OL是用于即便在产生了栅电极与杂质扩散区域的掩模错位的情况下源极区域与漏极区域也不会短路的栅电极的突出量，S’是由栅电极除去エ序而被分离的间隔，EX是在单一エ序中需要的栅电极图案化时的细线图案后退量、即图10(d)中不需要的边缘，相当于图面纵向上的尺 寸缩小量。如图10所示，在以单ーエ序进行了栅电极的图案化的情况下，在图面纵向上长度需要L，相对于此，在以复合エ序进行了栅电极的图案化的情况下，形成相同性能的晶体管的情况下所需要的长度为(L-2女EX)就可以了。由此能够削減芯片面积。在先技术文献专利文献专利文献I JP特开2008-4790号公报(第11页、图3)
技术实现思路
-专利技术要解决的技术问题-然而，在现有的半导体装置中存在以下的课题。图11(a)、(b)是表示在上述的图8(b)、(C)中示出的布局构成中杂质扩散区域的实际完成形状的图。在此，1101是杂质扩散区域的开ロ区域的设计形状，1102是杂质扩散区域的实际完成形状。1103表示设计形状与实际完成形状的晶体管宽度的尺寸差。如图11所示，在进行了使图8(b)、(C)中示出的晶体管的源极区域扩展到电源布线正下为止的设计的情况下，杂质扩散区域的实际完成形状1102通过环绕(rounding)而成为图示的形状。因而，在设计形状1101与实际完成形状1102中会产生晶体管宽度的尺寸差1103，从而成为电路误动作的原因。即，在现有的半导体装置中，存在由于杂质扩散区域的环绕而导致晶体管特性的偏差増大的问题。图12(a)、(b)是表示在图8(b)、(C)中示出的布局构成中以复合エ序进行了图10(c)、(d)中示出的栅电极的图案化时的杂质扩散区域的实际完成形状的图。在此，1201是杂质扩散区域的开ロ区域的设计形状，1202是杂质扩散区域的实际完成形状。1203表示设计形状中的杂质扩散区域的开ロ区域的分离宽度。如图12所示，通过以复合エ序进行栅电极的图案化，从而杂质扩散区域的开ロ区域的分离宽度1203变得极小，因此杂质扩散区域的实际完成形状1202通过环绕而成为图示的形状。因而，在设计形状1201与实际完成形状1202中产生晶体管宽度的尺寸差，由此成为电路误动作的原因、或晶体管的源极与漏极被短路而引起的电路不良的原因。即，在现有的半导体装置中，在以复合エ序进行了栅电极的图案化的情况下，会引起杂质扩散区域的环绕导致的晶体管特性的偏差増大或杂质扩散区域的加工异常。另外，在为了回避该问题而将杂质扩散区域的开ロ区域的分离宽度1203设定得较宽的情况下，变得不能满足由布局高度缩小带来的芯片面积缩小的目的。鉴于上述的问题，本专利技术的目的在于在半导体装置中，实现小面积化，但不会引起杂质扩散区域的环绕导致的晶体管特性的变动或电路误动作。-解决问题的技术手段-本专利技术的一种形态中，作为半导体装置，其具备形成于基板上的第I杂质扩散区域；形成在位于所述第I杂质扩散区域的上层的布线层中并在第I方向上延伸的电位供给布线；与所述第I杂质扩散区域上表面相接地形成且一直延伸到所述电位供给布线之下的 第I局部布线；以及对所述第I局部布线和所述电位供给布线进行电连接的第I接触孔。根据该形态，第I局部布线与第I杂质扩散区域上表面相接地形成且延伸到电位供给布线之下。而且，利用第I接触孔对第I局部布线和电位供给布线进行电连接。即，为了实现从杂质扩散区域到电位供给布线的电连接，不利用金属布线的资源而是利用与杂质扩散区域上表面相接地形成的局部布线，因此不会受到本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：田丸雅规，
申请(专利权)人：松下电器产业株式会社，
类型：
国别省市：
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