半导体器件及其操作方法技术

本发明专利技术的实施例提供了一种半导体器件，包括：包括多个存储器单元的单元串；包括锁存器和开关元件的页缓冲器，其中，开关元件耦接在锁存器与耦接到单元串的位线之间；以及页缓冲器控制器，所述页缓冲器控制器被配置成在编程操作的位线设定操作期间施加逐渐上升的导通电压到所述开关元件。

【技术实现步骤摘要】

本专利技术的实施例总体而言涉及一种，更具体而言，涉及一种用于在编程操作期间抑制位线的峰值电流增加的半导体器件。
技术介绍
图I是说明由于半导体器件的高集成度而增加位线负载的框图。参见图1，一种半导体器件包括用于储存数据的存储器单元阵列10。所述存储器单元阵列10包括第一至第k存储块MBl至MBk。第一至第k存储块MBl至MBk的每个包括每个都包括用于储存数据并与各个位线BL耦接的多个存储器单元的多个单元串(未示出)。半导体器件的高集成度导致在存储器芯片中存储块的数目和在每个存储块中单元串的数目的增加，且因而位线BL的负载会增加。更具体地，形成存储器芯片的存储块MBl至MBk的数目的增加引起每个位线BL的长度的增加。此外，随着单元串数目的增加,位线BL的数目增加，且因此负载NBL增加。如果位线BL的负载如上所述地增加，则在操作半导体器件时，例如，当对位线BL预充电时，位线BL的峰值电流会急剧上升。以下参照图2详细描述峰值电流的上升。图2是说明由于图I中的位线的负载的增加引起的峰值电流的曲线图。参见图2，位线BL的峰值电流与要预充电的位线BL的数目成反比。S卩，位线BL的峰值电流与编程数据的数目成反比。更具体地，当将具有不同电平的电压施加到位线BL时，在相邻的位线BL之间产生由于电容引起的电荷。例如，在编程操作的早期阶段，要预充电的位线BL的数目比要放电的位线BL的数目小。因此，当对小数目的位线BL充电时，由于电容引起的电荷的产生增加，因为由于相邻和放电的位线BL而产生电位差。因而，预充电的位线BL的峰值电流也上升。因此，当编程操作处于第一阶段时，位线的峰值电流具有最大值Cl。随着编程操作进入随后阶段，因为已经完成了编程的已编程存储器单元的数目增加，所以预充电的位线BL的数目增加。因此，随着已编程存储器单元的数目的增加，位线BL的峰值电流减小。如上所述，在初始地执行编程操作时，因为位线BL之间的电容引起的电流增加，所以峰值电流上升。峰值电流的增加可以导致称作浪涌电力下降的电力下降，且因而半导体器件可以被异常地操作。
技术实现思路
本专利技术的示例性实施例旨在对使用页缓冲器的位线预充电时，通过控制使传送预充电电压到位线的开关元件导通的导通电压电平，来抑制位线的峰值电流的上升以及导通开关元件所耗费的导通时间的增加。本专利技术的一个实施例提供了一种半导体器件，包括单元串，所述单元串包括多个存储器单元；页缓冲器，所述页缓冲器包括锁存器和开关元件，其中所述开关元件被耦接在所述锁存器与耦接到所述单元串的位线之间；页缓冲器控制器，所述页缓冲器控制器被配置成在编程操作的位线设定操作期间将逐步上升的导通电压施加到所述开关元件。本专利技术的一个实施例提供了一种操作半导体器件的方法，包括以下步骤施加编程允许电压或编程禁止电压到与位线耦接的页缓冲器的锁存器；将逐渐上升的导通电压施加到耦接在所述位线与所述锁存器之间的开关元件的栅极并设定所述位线；以及对与所述位线耦接单元串执行编程操作。本专利技术的一个实施例提供了一种操作半导体器件的方法，包括以下步骤通过施加逐渐上升的导通电压到开关元件来逐步增加所述开关元件的源极处的电位，所述开关元件被耦接在位线与经由所述位线耦接到单元串的页缓冲器中所包括的锁存器之间。 附图说明图I是说明由于半导体器件的集成度的增加引起的位线的负载的增加的框图。图2是说明由于图I中的位线的负载的增加引起的峰值电流的曲线图。图3是根据本专利技术的一个实施例的半导体器件的框图。图4是图3所示的页缓冲器控制器和页缓冲器的详细电路图。图5A和图5B是说明根据本专利技术的一些示例性实施例的编程操作的时序图。图6是根据本专利技术的一个实施例的效果的曲线图。具体实施例方式下文中将参考附图详细描述本专利技术的一些示例性实施例。提供附图是为了使本领域技术人员理解本专利技术实施例的范围。图3是根据本专利技术的一个实施例的半导体器件的框图。参见图3，半导体存储器件包括存储器单元阵列110，被配置为对存储器单元阵列110所包括的存储器单元执行编程操作或读取操作的多个电路130、140、150、160、170、180和190，以及被配置为控制所述多个电路130、140、150、160、170、180和190以基于接收的数据来设置选中存储器单元的阈值电压的控制器120。在NAND快闪存储器件的情况下，电路包括电压发生器130、行译码器140、页缓冲器控制器150、页缓冲器组160、列选择器170、输入/输出(I/O)电路180和通过/故障(P/F)检查电路190。存储器单元阵列110可以包括多个存储块。图3仅示出了这些存储块中的一个。存储器中的每个包括多个单元串Ste和Sto。每个单元串具有源极选择晶体管SST、多个存储器单元H)至Fn和漏极选择晶体管DST。源极选择晶体管SST的栅极与源极选择线SSL耦接，存储器单元H)至Fn的栅极与相应的字线WLO至WLn耦接，漏极选择晶体管DST的栅极与漏极选择线DSL耦接。存储串Ste和Sto耦接在相应的位线Ble和Blo与公共源极线CSL之间。根据布置方式，位线Ble和Blo中的偶数位线被称作偶数位线Ble，位线Ble和Blo中的奇数位线被称作奇数位线Bio。此外，与偶数位线Ble耦接的单元串被称作偶数串Ste,与奇数位线Blo耦接的单元串被称作奇数串Sto。控制器120可以被配置为响应于命令信号CMD而产生编程操作信号PGM、读取操作信号READ或擦除操作信号ERASE，并且还根据操作类型产生用于控制页缓冲器控制器150的多个第一页缓冲器控制信号PB CNT0控制器120可以被配置为响应于地址信号ADD而产生行地址信号RADD和列地址信号CADD。此外，控制器120可以被配置为在编程或擦除验证操作中响应于从P/F检查电路190产生的计数信号CS来检查选中的存储器单元的阈值电压是否达到目标电平，并根据检查结果来判定是否再次执行编程或擦除操作，即判定是否已经完成编程或擦除操作。 电压发生器130可以被配置为响应于操作信号PGM、READ和ERASE——即控制器120的内部命令信号——而将用于编程、读取或擦除存储器单元的各种操作电压输出到全局线。例如，当执行编程操作时，电压发生器130响应于编程操作信号PGM而将用于编程操作的操作电压(例如Vpgm、Vpass和Vread)输出到全局线。行译码器140可以被配置为响应于控制器120的行地址信号RADD而将电压发生器130的操作电压传送给选中存储块的线WL、DSL和SSL。页缓冲器控制器150可以被配置为响应于控制器120的第一页缓冲器控制信号PBCNT而产生用于控制页缓冲器组160的页缓冲器PB的多个第二页缓冲器控制信号PBSIG0第二页缓冲器控制信号PB SIG包括用于控制每个页缓冲器PB所包括的多个开关元件的信号。具体地，页缓冲器控制器150控制用于将位线BLe和Blo与页缓冲器PB耦接的开关元件的导通电压。更具体地，页缓冲控制器150产生多个第二页缓冲器控制信号PBSIG,使得在增加选自偶数位线Ble和奇数位线Blo中的位线的电势或对所述位线预充电时，低导通电压被施加给用于将位线Ble和Blo与页缓冲器PB耦接的开关元件的栅极，并且阶梯式上升到目标导通电压的导通电压随后被施加给本文档来自技高网...

【技术保护点】
一种半导体器件，包括：单元串，所述单元串包括多个存储器单元；页缓冲器，所述页缓冲器包括锁存器和开关元件，其中所述开关元件被耦接在所述锁存器与耦接到所述单元串的位线之间；页缓冲器控制器，所述页缓冲器控制器被配置成在编程操作的位线设定操作期间将逐步上升的导通电压施加到所述开关元件。

【技术特征摘要】
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【专利技术属性】
技术研发人员：刘炳晟，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：