数据读取方法、存储器控制器及存储器储存装置制造方法及图纸

一种数据读取方法、存储器控制器及存储器储存装置，数据读取方法用于具有多个实体区块的可复写式非易失性存储器模组。每一实体区块具有多个实体页面。数据读取方法包括如下步骤。分割每一实体页面为多个位元数据区。在每一实体页面中，至少一位元数据区与其他位元数据区具有不同的数据长度。写入数据至位元数据区。每一位元数据区的数据为对应一错误校正码框。从该至少一位元数据区的错误校正码框中读取数据，因其数据长度较短故可增加数据的错误校正能力而确保数据可正确的被读取。进而，根据所读取的数据来获得一错误位元信息。根据错误位元信息调整对数似然比查询表或门槛值电压。

【技术实现步骤摘要】

本专利技术涉及一种存储器系统，尤其涉及一种具有较佳的错误位元校正能力的数据读取方法，以及使用该方法的存储器控制器及存储器储存装置。
技术介绍
目前的闪速存储器主要分为两种，分别为反或闪速存储器(NORFlash Memory)与反及闪速存储器(NAND Flash Memory)。其中，反及闪速存储器存在着两种不同的储存模式，即多层存储单兀(Multi-Level Ce 11, MLC)及单层存储单兀(Single-Level Cell, SLC)。单层存储单元在每个存储单元中储存I个数据位元，而多层存储单元则可在每个存储单元中储存2个以上的数据位元。—般而言，由数据位元线(Bit Line)与字元线(Word Line)串起的存储单元阵列 (memory cell array),其在读取或写入数据到指定的存储单元时,其余非指定的存储单元则会受到干扰(disturb)，进而改变这些存储单元写入的临界电压。另外，长期闲置、存储器漏电、或是多次使用(Erase or Program)而造成磨耗(Wear)等情形,亦会使得存储单元写入的临界电压改变。此时，将会造成写入数据在读出时发生错误。另一方面，存储器储存装置会需要使用错误校正能力较佳的错误校正技术(例如，低密度奇偶校验码(Low Density Parity Check Code,LDPC code))来对数据进行错误校正程序。存储器储存装置依据其所储存的一查询表取得软信息(Soft Information)对应到的对数似然比(Log Likelihood Ratio，LLR)，接着再以LDPC码进行错误更正的动作。然而，存储器储存装置中的可复写式非易失性存储器会随着其储存次数(erase-programtimes)的增加而改变其错误特性，因此若要取得最佳的对数似然比，则必须不断地统计可复写式非易失性存储器的错误特性，此举将对系统造成相当大的负担。
技术实现思路
有鉴于此，本专利技术提供一种数据读取方法，其具有较佳的错误位元校正能力，并可依据所取得的错误位元信息选择性地调整对数似然比查询表或存储单元的门槛值电压。本专利技术提供一种存储器控制器，其具有较佳的错误位元校正能力，并可依据所取得的错误位元信息选择性地调整对数似然比查询表或存储单元的门槛值电压。本专利技术提供一种存储器储存装置，其具有较佳的错误位元校正能力，并可依据所取得的错误位元信息选择性地调整对数似然比查询表或存储单元的门槛值电压。本专利技术提供一种数据读取方法，用于一可复写式非易失性存储器模组。可复写式非易失性存储器模组具有多个实体区块，且每一实体区块具有多个实体页面。数据读取方法包括如下步骤。分割每一实体页面为多个位元数据区。在每一实体页面当中至少一位元数据区相较于其他位元数据区具有不同的数据长度。写入一数据至位元数据区，其中每一位元数据区对应一错误校正码框，且在错误校正码框当中，对应于至少一位元数据区的错误校正码框为具有较短的数据长度。自位元数据区读取数据。根据所读取的数据执行一数据处理程序以获得一错误位元信息。根据错误位元信息，调整一对数似然比查询表或存储单元的至少一门槛值电压。本专利技术提供一种存储器控制器，包括一主机系统接口、一存储器接口、一存储器管理电路以及一对数似然比估算电路。主机系统接口耦接一主机系统。存储器接口耦接一可复写式非易失性存储器模组。可复写式非易失性存储器模组具有多个实体区块，且每一实体区块具有多个实体页面。存储器管理电路耦接至主机系统接口与存储器接口。存储器管理电路分割每一实体页面为多个位元数据区；写入一数据至位元数据区；自位元数据区读取数据；根据所读取的数据执行一数据处理程序；以及根据错误位元信息，调整存储单元的至少一门槛值电压。对数似然比估算电路耦接存储器管理电路。对数似然比估算电路根据错误位元信息调整一对数似然比查询表。在每一实体页面当中至少一位元数据区相较于其他位元数据区具有不同的数据长度。以及，每一位元数据区对应一错误校正码框，在错误校正码框当中，对应至少一位元数据区的错误校正码框为具有较短的数据长度。本专利技术提供一种存储器储存装置，包括一连接器、一可复写式非易失性存储器模组以及一存储器控制器。连接器耦接一主机系统。可复写式非易失性存储器模组具有多个 实体区块，且每一实体区块具有多个实体页面。存储器控制器耦接至可复写式非易失性存储器模组与连接器。存储器控制器分割每一实体页面为多个位元数据区；写入一数据至位元数据区；自位元数据区读取数据；根据所读取的数据执行一数据处理程序；以及根据错误位元信息，调整一对数似然比查询表或存储单元的至少一门槛值电压。在每一实体页面当中至少其中的一位元数据区相较于其他位元数据区具有不同的数据长度，以及每一位元数据区对应一错误校正码框，在错误校正码框当中，对应于至少一位元数据区的错误校正码框为具有较短的数据长度。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。附图说明图IA是根据本专利技术实施例所示使用可复写式非易失性存储器储存装置的主机系统。图IB是根据本专利技术范例实施例所示的计算机、输入/输出装置与存储器储存装置的示意图。图IC是根据本专利技术另一范例实施例所示的主机系统与存储器储存装置的示意图。图2是图IA所示的存储器储存装置的概要方框图。图3是根据本专利技术范例实施例所示的存储器控制器的概要方框图。图4是根据本专利技术范例实施例所示的可复写式非易失性存储器模组实体页面的位元数据区的架构示意图。图5是根据本专利技术范例实施例所示的存储器储存装置的概要方框图。图6是根据本专利技术范例实施例所示的调整门槛值电压的方法的流程图。图7是根据本专利技术范例实施例所示的存储器储存装置的概要方框图。图8是根据本专利技术范例实施例所示的储存状态与位元数据读取电压的示意图。图9是在图8所示的范例实施例中各种可能发生储存错误的储存状态的对应关系O图10是根据本专利技术范例实施例所示的调整对数似然比的方法的流程图。图11是根据本专利技术范例实施例所示的数据读取方法的流程图。附图标记1000 :主机系统1100:计算机1102:微处理器1104:随机存取存储器 1106:输入/输出装置1108:系统总线1110:数据传输接口1202:鼠标1204 :键盘1206 :显示器1208 :打印机1212:随身碟1214 :记忆卡1216:固态硬盘1310 :数码相机1312 :SD 卡1314:MMC 卡1316 :记忆棒1318 :CF 卡1320:内嵌式储存装置100 :存储器储存装置102 :连接器104、104’ 存储器控制器106 :可复写式非易失性存储器模组202、202’ 存储器管理电路204:主机接口206:存储器接口252 :储存单元254:电源管理电路256 :错误检查与校正电路502 :存储单元阵列504:字元线控制电路506:位元线控制电路508 :列译码器510 :数据输入/输出缓冲器512:控制电路702 :对数似然比估算电路704:对数似然比查询表VA :第一位元数据读取电压VB :第二位元数据读取电压VC :第三位元数据读取电压VD :第四位元数据读取电压 VE :第五位元数据读取电压VF :第六位元数据读取电压VG :第七位元数据读取电压本文档来自技高网...

【技术保护点】
一种数据读取方法，用于一可复写式非易失性存储器模组，该可复写式非易失性存储器模组具有多个实体区块，且每一该些实体区块具有多个实体页面，该数据读取方法包括：分割每一该些实体页面为多个位元数据区，其中在每一该些实体页面当中至少一位元数据区相较于其他位元数据区具有不同的数据长度；写入一数据至该些位元数据区，其中每一该些位元数据区对应一错误校正码框，且在该些错误校正码框当中，对应于该至少一位元数据区的错误校正码框为具有较短的数据长度；自该些位元数据区读取该数据；根据所读取的该数据执行一数据处理程序以获得一错误位元信息；以及根据该错误位元信息，调整一对数似然比查询表或至少一门槛值电压。

【技术特征摘要】
1.一种数据读取方法，用于一可复写式非易失性存储器模组，该可复写式非易失性存储器模组具有多个实体区块，且每一该些实体区块具有多个实体页面，该数据读取方法包括 分割每一该些实体页面为多个位元数据区，其中在每一该些实体页面当中至少一位元数据区相较于其他位元数据区具有不同的数据长度； 写入一数据至该些位元数据区，其中每一该些位元数据区对应一错误校正码框，且在该些错误校正码框当中，对应于该至少一位元数据区的错误校正码框为具有较短的数据长度； 自该些位元数据区读取该数据； 根据所读取的该数据执行一数据处理程序以获得一错误位元信息；以及 根据该错误位元信息，调整一对数似然比查询表或至少一门槛值电压。2.根据权利要求I所述的数据读取方法，其中分割每一该些实体页面的步骤包括 将该至少一位元数据区配置于每一该些实体页面的初始位置， 其中对应于该至少一位元数据区的错误校正码框具有较佳的错误位元校正能力。3.根据权利要求I所述的数据读取方法，其中调整该门槛值电压的步骤包括 根据该错误位元信息计算该门槛值电压的补偿电压；以及 藉由该补偿电压来调整该至少一门槛值电压。4.根据权利要求3所述的数据读取方法，其中根据所读取的该数据执行该数据处理程序以获得该错误位元信息的步骤包括比对所读取的该数据与所写入的该数据以获得一第一错误位元数及一第二错误位元数，其中计算该补偿电压是依据下列公式 , (error2^i X = g X Iog2 -- y error I j 其中，X代表该补偿电压，g代表一常数，errorl代表该第一错误位元数，error2代表该第二错误位元数。5.根据权利要求I所述的数据读取方法，其中该可复写式非易失性存储器模组具有多个存储单元且每一该些存储单元具有多个储存状态，被读取的该数据对应一第一储存状态，其中根据所读取的该数据执行该数据处理程序以获得该错误位元信息的步骤包括对所读取的该数据执行一错误校正程序以获得所读取的该数据在写入时所对应的一第二储存状态。6.根据权利要求5所述的数据读取方法，其中调整对数似然比查询表的步骤包括 在所读取的符合一错误统计总数的该些储存状态中，取得在写入时为该第二储存状态而在读取时为该第一储存状态的一储存错误总数；以及 根据该错误统计总数、该些储存状态的一储存状态数量，以及该储存错误总数执行一对数运算，以产生被读取的该数据的一对数似然比，其中计算该对数似然比是依据下列公式LLR c = - log 备-log[W]〕 其中LLR_c表示该对数似然比,N表示该错误统计总数、S表示该储存状态数量,而W表示该储存错误总数。7.根据权利要求6所述的数据读取方法，其中该可复写式非易失性存储器模组配置于一存储器储存装置，该存储器储存装置包括该对数似然比查询表，该对数似然比查询表记录被读取的该数据所对应的一当前对数似然比，其中调整对数似然比查询表的步骤还包括 利用该对数似然比取代该对数似然比查询表中的该当前对数似然比。8.一种存储器控制器，包括 一主机系统接口，稱接一主机系统； 一存储器接口，耦接一可复写式非易失性存储器模组，该可复写式非易失性存储器模组具有多个实体区块，且每一该些实体区块具有多个实体页面； 一存储器管理电路，耦接至该主机系统接口与该存储器接口，该存储器管理电路分割每一该些实体页面为多个位元数据区；写入一数据至该些位元数据区；自该些位元数据区读取该数据；根据所读取的该数据执行一数据处理程序；以及根据一错误位元信息，调整至少一门槛值电压；以及 一对数似然比估算电路，耦接该存储器管理电路，该对数似然比估算电路根据该错误位元信息调整一对数似然比查询表， 其中在每一该些实体页面当中至少一位元数据区相较于其他位元数据区具有不同的数据长度，以及每一该些位元数据区对应一错误校正码框，在该些错误校正码框当中，对应该至少一位元数据区的错误校正码框为具有较短的数据长度。9.根据权利要求8所述的存储器控制器，其中该存储器管理电路将数据长度较短的该至少一位元数据区配置于每一该实体页面的初始位置，其中对应于该...

【专利技术属性】
技术研发人员：曾建富，赖国欣，
申请(专利权)人：群联电子股份有限公司，
类型：发明
国别省市：