半导体存储器件及其操作方法技术

本发明专利技术公开了一种半导体存储器件，所述半导体存储器件包括：用于响应于时钟信号和虚设计数时钟而产生计数时钟的计数时钟发生单元；用于响应于所述计数时钟而产生列地址的列地址发生单元；以及用于响应于所述列地址而将储存在页缓冲器单元中的数据发送到数据线的Y译码器。

【技术实现步骤摘要】
半导体存储器件及其操作方法相关申请的交叉引用本申请要求2011年6月9日提交的申请号为10-2011-0055531的韩国专利申请的优先权，其全部内容通过引用合并于此。
本专利技术的实施例涉及一种半导体存储器件及其操作方法，更具体而言，涉及一种能够改善数据输出操作所花费的时间的半导体存储器件及其操作方法。
技术介绍
半导体存储器件中的非易失性存储器件的特征在于，尽管供电停止但是储存在其中的数据可以保留下来。在非易失性存储器件的数据输出操作中，储存在多个页缓冲器中的数据被顺序地或随机地选择并经由数据线向外部输出。为此，响应于以特定的周期触发的时钟信号(即CLK)而产生计数时钟(即，CK4CNT)，并且通过对产生的计数时钟进行计数来产生列地址Col_Add。非易失性存储器件的Y译码器响应于列地址而将储存在多个页缓冲器中的数据选择性地输出到数据线。图1示出用于说明已知的数据输出操作的问题的信号波形。如图1所示，在数据输出操作中，规范中所定义的时间(2)比在用于数据输出的时钟信号CLK被触发之后实际输出数据DATA(即00、01、02、03、04、05)要花费的时间(1)短，因而产生超规范(specification-over)。因此，存在这样的一个问题，实际数据输出操作所花费的时间比规范中所定义的时间长。
技术实现思路
本专利技术的实施例涉及一种半导体存储器件及其操作方法，在数据输出操作中产生正常计数时钟之前，可以通过产生虚设计数时钟和使用虚设计数时钟预先将一些数据输出到数据线来改善数据输出操作所花费的时间。根据本专利技术的一个方面，一种半导体存储器件包括用于响应于时钟信号而产生计数时钟的计数时钟发生单元、用于响应于所述计数时钟而产生列地址的列地址发生单元、以及响应于所述列地址而将储存在页缓冲器单元中的数据发送到数据线的Y译码器。根据本专利技术的另一个方面，一种半导体存储器件包括：用于临时储存多个读取的数据的页缓冲器单元；用于响应于列地址而将所述多个读取的数据发送到数据线的Y译码器；用于响应于时钟信号而产生计数时钟并响应于虚设计数使能信号而产生所述计数时钟的计数时钟发生单元；以及用于通过对计数时钟进行计数而产生列地址的列地址发生单元。根据本专利技术的又一个方面，一种操作半导体存储器件的方法包括以下步骤：产生被触发设定的数目的虚设计数时钟；响应于所述虚设计数时钟来产生第一计数时钟；通过对所述第一计数时钟计数来产生第一列地址；响应于所述第一列地址而将储存在页缓冲器中的数据之中的第一输出数据输出到数据线。附图说明图1示出用于说明已知的数据输出操作的问题的信号的波形；图2示出根据本专利技术的实施例的一个实例的半导体存储器件的构造；图3示出图2所示的计数时钟发生单元的构造；图4示出图3所示的虚设计数时钟发生器的构造；图5是图4所示的使能信号发生器的电路图；图6是图4所示的振荡器的电路图；图7是图4所示的振荡控制器的电路图。图8示出用于说明根据本专利技术的一个实施例的虚设计数时钟发生器的操作的信号的波形；图9示出用于说明根据本专利技术的一个实施例的半导体存储器件的数据输出方法的信号的波形；以及图10A和图10B示出可以在正常数据输出操作和随机数据输出操作中产生计数时钟的信号波形。具体实施方式在下文中，将参照附图详细地描述本专利技术的不同实施例。提供附图以使本领域技术人员能理解本专利技术的实施例的范围。然而，本专利技术可以用不同的形式来实施，而不应解释为限定为本专利技术所提供的实施例。确切地说，提供这些实施例是为了使本专利技术清楚且完整，并向本领域技术人员充分传达本专利技术的范围。附图并非按比例绘制，并且在一些实例中，在某些情况下，为了清楚地示出实施例的特征可能对比例做夸大处理。在本说明书中，已经使用了专用术语。使用术语来描述本专利技术，并且术语并非用来限制意义或限定本专利技术的范围。在本说明书中，“和/或”表示包括了布置在“和/或”之前和之后的一个或更多个部件。另外，“连接/耦接”表示一个部件直接与另一个部件耦接或经由另一个部件间接耦接。在本说明书中，只要不在句子中特意提及，单数形式可以包括复数形式。另外，在说明书中使用的“包括/包含”或“包括有/包含有”表示存在或增加一个或多个部件、步骤、操作以及元件。图2示出根据本专利技术的一个示例性实施例的半导体存储器件的构造。参见图2，半导体存储器件可以包括存储器单元阵列100、页缓冲器单元200、Y译码器300、控制单元400、电压供应单元500、X译码器600、计数时钟发生单元700、以及列地址发生单元800。存储器单元阵列100可以包括用于储存数据的多个存储器单元。页缓冲器单元200可以包括多个页缓冲器。所述多个页缓冲器可以感测储存在存储器单元阵列100的存储器单元中的数据并在读取操作中临时储存读取的数据。Y译码器300可以将多个页缓冲器之中的与列地址Col_Add相对应的页缓冲器与数据线DL耦接。因此，临时储存在选中的页缓冲器中的读取的数据可以被输出到数据线DL。控制单元400可以控制页缓冲器单元200、电压供应单元500以及X译码器600，使得在数据读取操作中储存在存储器单元阵列中的数据被临时储存在页缓冲器单元200中。另外，控制单元400可以在数据输出操作之前产生虚设计数使能信号DM_CNT_EN_L，以便控制计数时钟发生单元700。计数时钟发生单元700可以在数据输出操作中响应于时钟信号CLK而产生计数时钟CK4CNT，并且在数据输出操作之前响应于虚设计数使能信号DM_CNT_EN_L而以设定的数目产生计数时钟CK4CNT。时钟信号CLK在数据输出操作中响应于读取使能信号RE_N而被产生。列地址发生单元800可以对从计数时钟发生单元700中产生的计数时钟CK4CNT计数，并基于计数的结果来产生列地址Col_Add。产生的列地址Col_Add可以被输出到Y译码器300。图3示出图2所示的计数时钟发生单元700的构造。计数时钟发生单元700可以包括正常计数时钟发生器710、虚设计数时钟发生器720以及选择器730。正常计数时钟发生器710可以响应于时钟信号CLK而产生正常计数时钟CK4CNT_org。虚设计数时钟发生器720可以响应于虚设计数使能信号DM_CNT_EN_L而产生虚设计数时钟DM_CK4CNT和内部虚设计数使能信号DM_CNT_EN。选择器730可以响应于内部虚设计数使能信号DM_CNT_EN而将正常计数时钟CK4CNT_org或虚设计数时钟DM_CK4CNT输出作为计数时钟CK4CNT。例如，当内部虚设计数使能信号DM_CNT_EN被使能为具有逻辑高电平时，选择器730可以将虚设计数时钟DM_CK4CNT输出作为计数时钟CK4CNT。当内部虚设计数使能信号DM_CNT_EN被禁止为具有逻辑低电平时，选择器730可以将正常计数时钟CK4CNT_org输出作为计数时钟CK4CNT。选择器730可以由多路复用器形成。图4示出图3所示的虚设计数时钟发生器720的构造。参见图4，虚设计数时钟发生器720可以包括使能信号发生器721、振荡器722以及振荡控制器723。使能信号发生器721可以响应于虚设计数使能信号DM_CNT_EN_L而产生振荡使能信号Enable和内部虚设计数使能信号DM_CNT_EN，并且响应于从振荡本文档来自技高网...

【技术保护点】
一种半导体存储器件，包括：计数时钟发生单元，所述计数时钟发生单元用于响应于时钟信号和虚设计数时钟而产生计数时钟；列地址发生单元，所述列地址发生单元用于响应于所述计数时钟而产生列地址；以及Y译码器，所述Y译码器用于响应于所述列地址而将储存在页缓冲器单元中的数据发送到数据线。

【技术特征摘要】
2011.06.09 KR 10-2011-00555311.一种半导体存储器件，包括：计数时钟发生单元，所述计数时钟发生单元用于响应于时钟信号和虚设计数时钟而产生计数时钟，所述时钟信号响应于由外部设备提供的读取使能信号而产生且在数据输出操作期间被触发；列地址发生单元，所述列地址发生单元用于响应于所述计数时钟而产生列地址；以及Y译码器，所述Y译码器用于响应于所述列地址而将储存在页缓冲器单元中的数据发送到数据线，其中，所述虚设计数时钟在所述数据输出操作之前被触发设定的数目，以及所述Y译码器在所述数据输出操作之前响应于所述列地址而开始将所述数据发送到所述数据线。2.如权利要求1所述的半导体存储器件，其中，在所述时钟信号开始被触发之前所述虚设计数时钟被触发。3.如权利要求2所述的半导体存储器件，其中，所述计数时钟发生单元包括：正常计数时钟发生器，所述正常计数时钟发生器用于响应于所述时钟信号而产生正常计数时钟；虚设计数时钟发生器，所述虚设计数时钟发生器用于响应于虚设计数使能信号而产生内部虚设计数使能信号和虚设计数时钟；以及选择器，所述选择器用于响应于所述内部虚设计数使能信号而输出所述正常计数时钟或所述虚设计数时钟作为所述计数时钟。4.如权利要求3所述的半导体存储器件，其中，所述虚设计数时钟发生器包括：使能信号发生器，所述使能信号发生器被配置成响应于所述虚设计数使能信号而产生内部虚设计数使能信号和振荡使能信号，并响应于虚设计数结束信号而将所述振荡使能信号禁止；振荡器，所述振荡器被配置成响应于所述振荡使能信号而产生具有特定周期的所述虚设计数时钟；以及振荡控制器，所述振荡控制器响应于所述内部虚设计数使能信号而被使能并且被配置成当所述虚设计数时钟达到设定的数目时产生所述虚设计数结束信号。5.如权利要求4所述的半导体存储器件，其中，所述使能信号发生器包括：延迟单元，所述延迟单元用于将所述虚设计数使能信号延迟并输出延迟的信号；以及逻辑门，所述逻辑门用于响应于所述延迟单元的延迟信号和所述虚设计数结束信号而产生所述振荡使能信号。6.如权利要求4所述的半导体存储器件，其中，所述振荡器包括：逻辑门，所述逻辑门用于通过将所述振荡使能信号与反馈信号逻辑组合来产生所述虚设计数时钟；以及延迟单元，所述延迟单元用于将所述虚设计数时钟延迟设定的时间，将延迟的信号反相，并将反相的信号输出作为所述反馈信号。7.如权利要求4所述的半导体存储器件，其中，所述振荡控制器包括：第一触发器单元，所述第一触发器单元响应于所述内部虚设计数使能信号而被使能，并被配置成将电源电压与所述虚设计数时钟同步以及输出同步的输出信号；以及第二触发器单元，所述第二触发器单元响应于所述内部虚设计数使能信号而被使能，并被配置成将所述第一触发器单元的输出信号与所述虚设计数时钟同步以及输出同步的输出信号作为所述虚设计数结束信号。8.如权利要求1所述的半导体存储器件，其中，在使用正常数据输出方法的所述数据输出操作中，在忙碌时段中所述虚设计数时钟被触发。9.如权利要求8所述的半导体存储器件，其中，在使用随机数据输出方法的所述数据输出操作中，在接收最终确认命令的时段中所述虚设计数时钟被触发。10.一种半导体存储器件，包括：页缓冲器单元，所述页缓冲器单元用于临时储存数据；Y译码器，所述Y译码器用于响应于列地址而将所述数据发送到数据线；计数时钟发生单元，所述计数时钟发生单元用于响应于时钟信号而产生计数时钟；并响应于虚设计数使能信号而产生所述计数时钟；以及列地址发生单元，所述列地址发生单元用于通过对所述计数时钟计数来...

【专利技术属性】
技术研发人员：林相吾，赵浩烨，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：