存储器及其读取电路制造技术

一种存储器及其读取电路，所述读取电路包括：电流镜单元，包括栅极相连的第一PMOS管和第二PMOS管；基准电压产生单元，用于输出基准电压，包括第三PMOS管和参考电流源，所述第三PMOS管的栅极与漏极连接并接地，源极为基准电压输出端，所述参考电流源一端与电源电压连接，另一端与所述第三PMOS管的源极连接；运放单元，包括第一输入端、第二输入端和比较输出端，所述第一输入端与所述基准电压输出端连接，所述第二输入端与所述位线节点连接，所述比较输出端与所述第一PMOS管和第二PMOS管的栅极连接；传输门译码单元，包括NMOS管组和PMOS管组。本发明专利技术读取电路提高了存储器在低电源电压下的读取速度和精度。

【技术实现步骤摘要】
存储器及其读取电路
本专利技术涉及存储器电路，特别涉及一种存储器的读取电路以及采用了该读取电路的存储器。
技术介绍
非易失性存储器（NVM,Nonvolatilememory）作为一种集成电路存储器件，由于其具有高速、高密度、可微缩、断电后仍然能够保持数据等诸多优点，被广泛应用于如便携式电脑、手机、数码音乐播放器等电子产品中。读取电路作为存储器的一个重要组成部分，直接影响存储器的读取速度。图1是现有的一种存储器的读取电路图，包括：电流镜单元11、位线调整单元12、比较单元13、输出单元14和译码单元15。在读取存储单元16前，位线调整单元12（包括运放比较器OP和调整晶体管m2）对数据线dl和位线bl进行预充电，即位线节点VD的电压（位线电压）随调整晶体管m2输入端的电压升高而被快速充电至高电平。调整晶体管m2输入端通常还接有预充电单元（图未示），以对调整晶体管m2输入端电压进行控制。当位线节点VD的电压升高至与运放比较器OP正向输入端所接参考电压Vref相等时，运放比较器OP的输出端控制调整晶体管m2关闭。在读取存储单元16时，由译码单元15选中的存储单元16的电流被读到位线节点VD上，调整晶体管m2处于不完全关断状态，其电流值被钳位到与位线bl的电流相同的值，位线电流经电流镜单元11的输入晶体管mr和镜像晶体管m1，获得镜像电流Im1，比较单元13根据对镜像电流Im1与参考电流Iref进行比较的结果，对数据节点VF进行充电或放电，升高或降低数据节点VF的电压（数据电压），输出单元14根据数据电压输出数据dout为1或0。然而，随着半导体技术的发展，在例如深亚微米CMOS技术条件下，设计高速低功耗读取电路的主要挑战在于，随着特征尺寸的不断减小，电源电压VDD必然减小，图1所示的现有读取电路存在以下问题：1）由于电源电压VDD的减小，数据线节点VE处的电压受电流镜单元11的输入晶体管mr阈值电压的限制，位线节点VD的电压随之减小，影响存储器的读取速度，甚至无法读取；2）由于电源电压VDD的减小，译码单元15中的串联晶体管的控制信号YA、YB降低，存储器的读取速度变慢。另一方面，在实际应用中，译码单元15是由多个串联晶体管组成，因晶体管工艺变化，所述每个串联晶体管的阈值电压也存在差异，在数据读取时，影响数据读取精度。
技术实现思路
本专利技术解决的是现有技术中由于存储器电源电压降低而致使存储器读取速度降低甚至无法读取和由于译码单元晶体管阈值电压差异引起的数据读取精度低的问题。为解决上述问题，本专利技术提供了一种存储器的读取电路，包括：电流镜单元，包括栅极相连的第一PMOS管和第二PMOS管，所述第一PMOS管和第二PMOS管的源极连接电源电压，所述第一PMOS管的漏极连接位线节点，所述第二PMOS管的漏极连接数据节点；还包括：基准电压产生单元，用于输出基准电压，包括第三PMOS管和参考电流源，所述第三PMOS管的栅极与漏极连接并接地，源极为基准电压输出端，所述参考电流源一端与电源电压连接，另一端与所述第三PMOS管的源极连接；运放单元，包括第一输入端、第二输入端和比较输出端，所述第一输入端与所述基准电压输出端连接，所述第二输入端与所述位线节点连接，所述比较输出端与所述第一PMOS管和第二PMOS管的栅极连接；传输门译码单元，包括NMOS管组和PMOS管组，所述NMOS组由预定数量的NMOS管串联构成，所述PMOS管组由所述预定数量的PMOS管串联构成，所述NMOS管组的第一端和所述PMOS管组的第一端与所述位线节点连接，所述NMOS管组的第二端和所述PMOS管组的第二端与存储单元连接，每个NMOS管的栅极分别连接控制信号，每个PMOS管的栅极分别连接对应的控制信号的反相信号。可选的，所述基准电压由读取存储单元电流所需的位线电压决定。可选的，所述参考电流源输出的参考电流的取值范围为1μA至10μA。可选的，所述第三PMOS管的衬底接第一电压。可选的，所述第一电压的取值范围为0.8V至1V。可选的，所述PMOS管组中的PMOS管的衬底接第二电压，所述第二电压小于所述第一电压。可选的，所述第二电压的取值范围为0.8V至1V。为解决上述问题，本专利技术实施例还提供一种包括存储单元和上述读取电路的存储器。可选的，所述存储器为非易失性存储器。与现有技术相比，本专利技术的技术方案具有以下优点：将电流镜单元中第一PMOS管和第二PMOS管的栅极与运放单元的比较输出端连接，通过运放单元比较输入的基准电压和位线节点的电压产生控制信号，使电流镜单元中的输入晶体管（即第一PMOS管）工作在浅饱和区，保证存储器在低电源电压下工作时，位线节点的电压不受电流镜单元中输入晶体管阈值电压的限制。译码单元采用传输门控制，当存储器在低电源电压条件下工作时，能够保证PMOS管组的每个晶体管源极与栅极之间的压差大于晶体管导通的阈值电压，因此位线节点可通过PMOS管组读取存储单元的电流。另一方面，由于晶体管的导通电阻受栅极控制信号影响，随输入电压的变化而变化。译码单元使用传输门控制时，NMOS管组每个NMOS管导通程度愈深，PMOS管组的每个PMOS管导通程度相应地减小。即NMOS管组每个NMOS管导通电阻减小，PMOS管组每个PMOS管导通电阻相应地增大。由于互补作用的NMOS管组和PMOS管组并联在一起，使用传输门的导通电阻比单独使用NMOS管组的导通电阻小，提高了存储器的读取速度。并且，传输门导通电阻的变化相对于NMOS管组导通电阻的变化小得多，使得数据读取精度更高。附图说明图1是现有的一种存储器的读取电路原理图；图2是本专利技术实施例的读取电路原理图。具体实施方式为使本专利技术的上述目的、特征和优点能够更为明显易懂，下面结合附图和实施例对本专利技术的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是本专利技术还可以采用其他不同于在此描述的其它方式来实施，因此本专利技术不受下面公开的具体实施例的限制。正如
技术介绍
所描述的，现有技术中存储器在低电源电压下进行数据读取时，位线节点的电压受电流镜单元输入晶体管阈值电压和译码单元串联晶体管栅极控制信号的影响，存储器的读取速度变慢甚至无法读取。因读取存储单元的电流需要足够大的位线电压，因此专利技术人考虑存储器在低电源电压工作时，让电流镜单元的输入晶体管工作在浅饱和导通的状态下，位线节点的电压不受输入晶体管阈值电压的限制。另一方面，保证在电源电压降低时，通过传输门译码单元提高存储器的读取速度和精度。本专利技术实施例的读取电路包括：电流镜单元、基准电压产生单元、运放单元、传输门译码单元，其中，电流镜单元，对位线电流进行镜像，获得镜像电流；基准电压产生单元，包括基准电压输出端，提供基准电压；运放单元，对输入的位线节点的电压和基准电压进行比较，根据比较结果输出控制信号，该控制信号驱动电流镜单元的输入晶体管，调节位线节点的电压至基准电压；传输门译码单元，在数据读取时选择存储单元，让位线节点通过NMOS管组和PMOS管组读取存储单元的电流。以下结合附图和实施例对本专利技术具体实施方式做详细的说明。图2是本专利技术实施例的读取电路原理图，包括：电流镜单元21、基准电压产生单元22、运放单元23、传输门译码单元24。电流镜单元2本文档来自技高网...

【技术保护点】
一种存储器的读取电路，包括：电流镜单元，包括栅极相连的第一PMOS管和第二PMOS管，所述第一PMOS管和第二PMOS管的源极连接电源电压，所述第一PMOS管的漏极连接位线节点，所述第二PMOS管的漏极连接数据节点；其特征在于，还包括：基准电压产生单元，用于输出基准电压，包括第三PMOS管和参考电流源，所述第三PMOS管的栅极与漏极连接并接地，源极为基准电压输出端，所述参考电流源一端与电源电压连接，另一端与所述第三PMOS管的源极连接；运放单元，包括第一输入端、第二输入端和比较输出端，所述第一输入端与所述基准电压输出端连接，所述第二输入端与所述位线节点连接，所述比较输出端与所述第一PMOS管和第二PMOS管的栅极连接；传输门译码单元，包括NMOS管组和PMOS管组，所述NMOS组由预定数量的NMOS管串联构成，所述PMOS管组由所述预定数量的PMOS管串联构成，所述NMOS管组的第一端和所述PMOS管组的第一端与所述位线节点连接，所述NMOS管组的第二端和所述PMOS管组的第二端与存储单元连接，每个NMOS管的栅极分别连接控制信号，每个PMOS管的栅极分别连接对应的控制信号的反相信号。

【技术特征摘要】
1.一种存储器的读取电路，包括：电流镜单元，包括栅极相连的第一PMOS管和第二PMOS管，所述第一PMOS管和第二PMOS管的源极连接电源电压，所述第一PMOS管的漏极连接位线节点，所述第二PMOS管的漏极连接数据节点；其特征在于，还包括：基准电压产生单元，用于输出基准电压，包括第三PMOS管和参考电流源，所述第三PMOS管的栅极与漏极连接并接地，源极为基准电压输出端，所述参考电流源一端与电源电压连接，另一端与所述第三PMOS管的源极连接；运放单元，包括第一输入端、第二输入端和比较输出端，所述第一输入端与所述基准电压输出端连接，所述第二输入端与所述位线节点连接，所述比较输出端与所述第一PMOS管和第二PMOS管的栅极连接；传输门译码单元，包括NMOS管组和PMOS管组，所述NMOS组由预定数量的NMOS管串联构成，所述PMOS管组由所述预定数量的PMOS管串联构成，所述NMOS管组的第一端和所述PMOS管组的第一端与所述位线节点连接，所述N...

【专利技术属性】
技术研发人员：杨光军，胡剑，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：