可重新配置的逻辑器件制造技术

一种以高速操作的逻辑器件。为了通过生成与输入信号相关的输出信号来执行操作，所述逻辑器件包括用于存储与输入信号相关的全部可能输出结果的多个非易失性存储单元。通过基于输入信号选择和访问所述多个非易失性存储单元中的一个来生成所述输出信号。

【技术实现步骤摘要】

本公开涉及可重新配置的逻辑器件和包括该器件的半导体封装，更具体地，涉及可以通过使用非易失性存储器件实时重新配置的逻辑器件。
技术介绍
最近，例如可以由用户容易和任意地设计的可编程逻辑器件(PLD)的可重新配置逻辑器件的使用已经变得很普遍。用户可以通过控制逻辑器件中包括的互连线之间的布线(routing)来重新配置逻辑器件以执行期望的操作。
技术实现思路
提供一种具有简单结构并且可以以高速操作的可重新配置的逻辑器件。另外的方面将在接下来的描述中部分地阐明，并且部分地从描述中变得清楚，或可以通过所给出的实施例的实践被习得。根据本专利技术的一方面，一种用于生成与输入信号相关的输出信号以执行操作的逻辑器件包括多个非易失性存储单元，它们用于存储与输入信号相关的全部可能输出结果；其中，通过基于输入信号选择和访问所述多个非易失性存储单元中的一个来生成所述输出信号。可以通过基于输入信号选择所述多个非易失性存储单元中的一个并且将用于执行操作的信息存储在所选择的非易失性存储单元中来重新配置所述逻辑器件。所述逻辑器件还可以包括解码器，其用于基于输入信号生成字线信号和位线信号，以及其中可以基于该字线信号和位线信号访问所述多个非易失性存储单元。所述逻辑器件还可以包括连接到所述多个非易失性存储单元的源端的至少一条公共源线。所述多个非易失性存储单元中的每一个可以包括电阻式存储器件；以及晶体管，该晶体管包括接收字线信号的栅极、接收位线信号的漏极和连接到该电阻式存储器件的源极。所述电阻式存储器件可以连接在晶体管的源极和相应的源端之间。所述逻辑器件还可以包括多条字线，用于向晶体管的栅极传送字线信号，所述多条字线沿第一方向延伸；以及多条位线，用于向晶体管的漏极传送位线信号，所述多条位线沿与第一方向基本垂直的第二方向延伸。所述非易失性存储单元可以在第一方向和第二方向上排列成阵列。所述逻辑器件还可以包括连接在所述多个非易失性存储单元和解码器之间的多条分离的源线。所述多条分离的源线中的每一条可以连接到所述多个非易失性存储单元之中沿第二方向排列的非易失性存储单元的源端。所述解码器可以基于输入信号生成源线信号，以及所述源线信号可以经由所述多条分离的源线被传送到源端。根据本专利技术的另一方面，一种用于生成与输入信号相关的输出信号以执行操作的逻辑器件包括多个非易失性存储单元，用于存储与输入信号相关的全部可能输出结果；多条字线，用于向所述多个非易失性存储单元传送字线信号；以及多条位线，用于向所述多个非易失性存储单元传送位线信号，其中，所述逻辑器件通过基于字线信号和位线信号选择和访问所述多个非易失性存储单元中的一个来生成所述输出信号。所述非易失性存储单元可以排列成阵列。所述逻辑器件还可以包括连接到所述多个非易失性存储单元的源端的公共源线。 所述逻辑器件还可以包括用于基于输入信号生成字线信号和位线信号的解码器。所述逻辑器件还可以包括连接在所述多个非易失性存储单元和解码器之间的多条分离的源线。所述多条分离的源线可以分别连接到所述多个非易失性存储单元之中布置在所述多条位线延伸的方向上的非易失性存储单元的源端。附图说明从下面结合附图对实施例的描述中，本专利技术的这些和/或其他方面将会变得清楚和更加容易理解，其中图I是包括一般逻辑器件和外部存储器件的电子电路模块的示意性框图；图2是包括根据本专利技术实施例的逻辑器件的电子电路模块的示意性框图；图3是根据本专利技术实施例的、包括在逻辑器件中的功能块的示意性框图；图4是根据本专利技术另一实施例的、包括在逻辑器件中的功能块的示意性框图；图5是根据本专利技术实施例的、当图3的逻辑器件执行读取操作时使用的信号的时序图；图6是图5的时序图的部分A的放大视图；以及图7是根据本专利技术另一实施例的、包括在逻辑器件中的功能块的示意性框图。具体实施例方式现在将详细参照实施例，所述实施例的示例在附图中示出，其中贯穿附图相同的参考标号指代相同的元素。在这点上，实施例可以具有不同的形式并且不应该被解释为限于此处给出的描述。因此，以下仅仅通过参照附图描述所述实施例，以说明本专利技术的多个方面。然而，本专利技术可以以许多不同的形式来实施并且不应该被解释为限于此处阐述的实施例。更确切地说，提供这些实施例是为了使本公开彻底和完整，并且将本专利技术的构思充分地传达给本领域的普通技术人员。此处使用的术语仅仅出于描述特定实施例的目的而不是意欲限制本专利技术。此处使用的单数形式“一”、“一个”和“该”也意欲包括复数形式，除非上下文明确给出相反说明。还应该理解，“包含”或“包括”当在本说明书中使用时，指定所述的特征、整体、步骤、操作、元件和/或组件的存在，但是并不排除一个或多个其他特征、整体、步骤、操作、元件、组件和/或其组合的存在或添加。如此处使用的，术语“和/或”包括一个或多个相关的列出项的任何一个以及全部组合。应该理解，虽然术语第一、第二、第三等在此用于描述各种不同的元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分应当不受这些术语限制。这些术语仅用于将一个元件、组件，区域、层或部分与另一个区域、层或部分区别开。因此，下面讨论的第一元件、组件、区域，层或部分可以被称为第二元件、组件、区域、层或部分，而不偏离本专利技术的教导。此处参照截面图来描述本专利技术的实施例，所述截面图是本专利技术的理想化实施例(和中间结构)的示意图。因而，可能发生例如由于制造技术和/或容差而导致的图示的形状的变化。因此，本专利技术的实施例不应该被解释为限于此处示出的区域的特定形状，而是将包括例如由于制造而导致的形状的偏差。 图I是包括一般逻辑器件10和外部储存器件15的电子电路模块I的示意性框图。参照图1，电子电路模块I可以包括具有多个逻辑块11、12、13和14的逻辑器件10，以及外部存储器件15。逻辑器件10是可编程逻辑器件(PLD)，例如，现场可编程门阵列(FPGA)、可编程阵列逻辑(PAL)、可编程逻辑阵列(PLA)或通用阵列逻辑(GAL)。外部存储器件15存储关于包括在逻辑器件10中的多个逻辑块11到逻辑块14之间的互连线的连接信息。例如，外部存储器件15可以是快闪存储器或只读存储器(ROM)。当向电子电路模块I提供电力时，存储在外部存储器件15中的连接信息被载入到逻辑器件10中。多个逻辑块11到14基于该连接信息彼此连接。根据多个逻辑块11到14之间的连接来定义逻辑器件10的操作。因此，为了定义逻辑器件10的操作，关于多个逻辑块11到14之间的互连线的连接信息应该被编程，被编程的连接信息应该存储在外部存储器件15中，并且所存储的连接信息应该被载入到逻辑器件10中。因此，很难实时重新配置逻辑器件10。此外，为了操作逻辑器件10，外部存储器件15应该被包括在逻辑器件10中，这增加了电子电路模块I的大小和其制造成本。图2是包括根据本专利技术实施例的逻辑器件20的电子电路模块2的示意性框图。参照图2，电子电路模块2可以包括具有多个逻辑块21、22、23和24的逻辑器件20。在当前实施例中，逻辑器件20可以包括多个非易失性存储器件(未示出)。所述多个非易失性存储器件可以分别布置在多个逻辑块21到24之间的互连线彼此交叉的区域中或者可以分别布置在多个逻辑块21到24的每个中所包括的多个功能块(未示出)之间的互连线彼此本文档来自技高网...

【技术保护点】
一种用于生成与输入信号相关的输出信号以执行操作的逻辑器件，所述逻辑器件包括用于存储与输入信号相关的全部可能输出结果的多个非易失性存储单元，其中，通过基于输入信号选择和访问所述多个非易失性存储单元中的一个来生成所述输出信号。

【技术特征摘要】
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【专利技术属性】
技术研发人员：丁亨洙，金镐正，申在光，崔贤植，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：