与和或非逻辑器件的结构及制作方法技术

本发明专利技术公开了一种与和或非逻辑器件的结构，与逻辑器件制作在p阱或p型衬底中，p阱或p型衬底接地，上面有两个紧邻的门控栅，各自控制其下两个相邻并串联的n型导电沟道；门控栅的两端有高掺杂n型源区和漏区，作为两个n型导电沟道的引出端；门控栅的上方各有一个多晶硅栅极，两个多晶硅栅极相互电学隔离且独立引出。或非逻辑器件和与逻辑器件结构类似，不同的是制作在n阱或n型衬底中，源漏区为高掺杂p型。本发明专利技术还公开了上述结构的与和或非逻辑器件的制作方法。本发明专利技术通过设计新型的与和或非逻辑器件结构，不仅简化了器件和电路结构，减小了电路面积和制造成本，而且使电路的时序控制更为简单。

【技术实现步骤摘要】

本专利技术涉及集成电路制造领域，特别是涉及与和或非逻辑器件的结构及其制作方法。
技术介绍
传统与门逻辑电路使用6个MOS(金属氧化物半导体)晶体管实现，包括3个nMOS (η阱沟道金属氧化物半导体)和3个pMOS (P型沟道金属氧化物半导体)，如图1所示。与门逻辑电路的工作原理是:当A和B两个输入端同时为高电平“I”时，输出端Y为高电平“ 1”，否则输出端Y为低电平“O”。传统或非门逻辑电路使用4个MOS晶体管实现，包括2个nMOS和2个pMOS，如图2所示。或非门逻辑电路的工作原理是:当A和B两个输入端同时为高电平“I”时，输出端Y为低电平“0”，否则输出端Y为高电平“I”。这两种逻辑电路的缺点是电路结构复杂，占用芯片面积大，成本高。
技术实现思路
本专利技术要解决的技术问题之一是提供一种与和或非逻辑器件的结构，它电路结构简单，占用芯片面积小，制作成本低。为解决上述技术问题，本专利技术的与逻辑器件的结构，制作在P阱或P型衬底中，P阱或P型衬底接地，上面有两个紧邻的门控栅，各自控制其下两个相邻并串联的η型导电沟道；门控栅的两端有高掺杂η型源区和漏区，作为两个η型导电沟道的引出端；门控栅的上方各有一个多晶硅栅极，两个多晶硅栅极相互电学隔离且独立引出。本专利技术的或非逻辑器件的结构，制作在η阱或者η型衬底中；η阱或者η型衬底接地，上面有两个紧邻的门控栅，各自控制其下两个相邻并串联的P型导电沟道；门控栅的两端有高掺杂P型源区和漏区，作为两个P型导电沟道的引出端；门控栅的上方各有一个多晶硅栅极，两个多晶硅栅极相互电学隔离且独立弓I出。本专利技术要解决的技术问题之二是提供上述结构的与或或非逻辑器件的制作方法。为解决上述技术问题，本专利技术的与逻辑或或非逻辑器件的制作方法，步骤包括:I)在衬底上用传统MOS制作工艺形成器件的隔离，以及P阱和η阱；2)热氧化生长第一个门控栅的氧化层，淀积多晶硅并刻蚀形成第一个多晶硅栅极；3)热氧化生长第二个门控栅的氧化层，同时第一个多晶硅栅极表面氧化形成两个多晶硅栅极的隔离层；4)淀积多晶硅并刻蚀形成第二个多晶硅栅极；5)氧化多晶硅栅极侧壁及表面，并完成栅极侧墙以及η型和P型源漏的注入；6)用传统MOS制作工艺形成器件表面的金属娃化物、通孔及金属连接工艺,完成器件的制作。相对于传统的与门和或非门逻辑电路，本专利技术的与和或非逻辑器件具有以下优点和有益效果:1.器件和电路结构相对简单，在电路版图上仅占用约两个标准MOS器件的面积，远小于传统与门和或非门逻辑电路的6个MOS结构，因此可以节省电路面积，提高电路集成度，降低制作成本。2.只有两个门控栅，因此，电路的时序控制更简单。3.利用一步热氧化工艺形成第二个门控栅的氧化层及两个栅极的隔离层，简化了工艺，并使两个多晶硅栅得以紧邻或者交叠，这样两个栅极控制的两个沟道就能够紧邻并串联，从而减小了两个沟道的总长度和电路面积，减小了电路信号延迟。【附图说明】图1是传统与门逻辑电路结构。图2是传统或非门逻辑电路结构。图3是本专利技术的与逻辑器件的平面结构。图4是本专利技术的与逻辑器件的剖面结构。图5?图9是本专利技术的与逻辑器件的基本制作工艺流程示意图(剖面图)。图10是对本专利技术的与逻辑器件的基本制作工艺流程加以改进后，在侧墙12形成时的器件结构剖面图(非最终结构图)。图中附图标记说明如下:A、B:输入端Tl、T2、T5:pmosT3、T4、T6:nM0SY:输出端1:p阱或P型衬底2:隔离3、4:门控栅5、7:多晶硅栅极6:栅极侧壁氧化膜8、12:侧墙9:n型源漏区10:p型源漏区ll:n 阱【具体实施方式】为对本专利技术的
技术实现思路
、特点与功效有更具体的了解，现结合附图，详述如下:本专利技术的与逻辑器件结构，请参见图3、4所示。与逻辑器件制作在P阱或者P型衬底中。上面有两个紧邻的门控栅，各自控制其下相邻的η型导电沟道。在门控栅的两端有高掺杂η型源区和漏区，源区、两个沟道和漏区形成一个两端有引出的串联沟道。在两个门控栅的上方各有一个多晶硅栅极，两个多晶硅栅极可以相距、相邻或相互交叠，但必须相互电学隔离，且独立引出。该与逻辑器件的工作原理类似于两个串联的nMOS(不同的是其共用的源漏区退化至消失)。两个η型导电沟道直接连接。两个多晶硅栅极相互电学隔离并独立引出，作为两个输入控制端。两个源漏区一个作为输入端，另一个作为输出端。衬底或者P阱接地。当两个门控栅都为高电位时，整个串联的η型沟道开启，器件导通，输出为高电平；当有一个或两个门控栅为低电位时，整个串联的η型沟道不开启，器件不导通，输出为低电平。这样就实现了对输入端电流的与逻辑的开关控制。或非逻辑器件的结构和与逻辑器件的结构类似，不同的是或非逻辑器件制作在η阱或者η型衬底上，源漏区为高掺杂P型。或非逻辑器件的工作原理类似于两个串联的pMOS，只有当两个门控栅都为低电位时，两个串联的P当前第1页1 2 本文档来自技高网...

【技术保护点】
与逻辑器件的结构，其特征在于，制作在p阱或p型衬底中，p阱或p型衬底接地，上面有两个紧邻的门控栅，各自控制其下两个相邻并串联的n型导电沟道；门控栅的两端有高掺杂n型源区和漏区，作为两个n型导电沟道的引出端；门控栅的上方各有一个多晶硅栅极，两个多晶硅栅极相互电学隔离且独立引出。

【技术特征摘要】

【专利技术属性】
技术研发人员：王永成，吴兵，陆涵蔚，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海;31