一种非易失性触发器阵列及工作方法技术

本发明专利技术公开了一种非易失性触发器阵列，包括：易失性触发器阵列，其包括多个锁存器单元；非易失性相变存储器阵列，其包括由相变存储器单元组成的阵列；控制端组，其包括多个控制端，实现控制调节非易失性相变存储器阵列保存或恢复易失性触发器阵列的数据；非易失性相变存储器阵列中的每一列相变存储器单元均与易失性触发器阵列中的一个锁存器单元连接；非易失性相变存储器阵列中的每一行相变存储器单元均与控制端组中的一个控制端连接。本发明专利技术还公开了一种非易失性触发器阵列的工作方法。本发明专利技术可断电保存数据、提高数据恢复速度，并且减小芯片面积。

【技术实现步骤摘要】

本专利技术涉及片上芯片系统领域，尤其。
技术介绍
现有技术中，在片上系统芯片内，数据存储器中会分出一定的空间用来做中断堆栈处理。当系统中出现多个中断时，系统会在处理中断前会根据中断优先级依次将当前现场的PC指针和内部数据寄存器区中的数据保存到片上数据存储区中的中断堆栈区内进行保存。在处理完当前中断后，系统将中断堆栈区中的数据恢复至寄存器组中，使系统恢复至中断前的现场。图I中显示的是ARM对于中断处理的流程，当ARM系统中出现中断信号时，ARM处理器将CPSR寄存器中的数据保存一份至SPSR寄存器中，然后改变ARM处理器的模式与状态。在PC指针数据更新后，把现场数据即PC指针和内部数据寄存器中的数据保存到中断堆栈区，随后执行中断，在中断执行完后，把中断堆栈区的数据恢复到寄存器中，从而 完成了中断现场恢复。现有技术中，常见的片上系统芯片的数据存储器堆栈不具有掉电可恢复性，比如静态随机数据存储单元SRAM。在掉电恢复后，存储的数据完全丢失，不可恢复。为了保持数据不变，当系统处理中断时，存放堆栈区的数据存储器需要在任何低功耗模式下一直保持通电的状态，这样就使CPU功耗加大。特别是随着制造工艺尺寸越来越小，比如在深亚微米级40nm,28nm, 15nm,甚至尺寸更小的时候，SRAM的静态漏电功耗逐渐增大,甚至超过其动态功耗。此外，中断前的现场数据被保存到中断堆栈区，对于传统的这种存储中断现场数据的存储单元，比如SRAM存储I个bit的数据需要6个晶体管，面积为120F2，占用了很多片上系统芯片的空间。
技术实现思路
本专利技术克服了现有技术中静态漏电功耗过大、中断堆栈区面积太大等缺陷，提出了一种非易失性触发器阵列。本专利技术提出了一种非易失性触发器阵列，包括易失性触发器阵列，其包括多个锁存器单元，用于在上电的情况下锁存触发器的值；非易失性相变存储器阵列，其包括由相变存储器单元组成的阵列，实现保存所述锁存器单元中的数据；控制端组，其包括多个控制端，实现控制调节所述非易失性相变存储器阵列保存或恢复所述易失性触发器阵列的数据；所述非易失性相变存储器阵列中的每一列所述相变存储器单元均与所述易失性触发器阵列中的一个锁存器单元连接；所述非易失性相变存储器阵列中的每一行所述相变存储器单元均与所述控制端组中的一个控制端连接。其中，所述相变存储器单元包括第一电阻、第二电阻、第一晶体管、第二晶体管、位线与反位线；所述第一电阻的一端与所述锁存器单元的一端连接；所述第一电阻的另一端与所述第一晶体管的源极连接；所述第一晶体管的栅极与所述控制端连接；所述第一晶体管的漏极与所述位线连接；所述第二电阻的一端与所述锁存器单元的另一端连接；所述第二电阻的另一端与所述第二晶体管的源极连接；所述第二晶体管的栅极与所述控制端连接；所述第二晶体管的漏极与所述反位线连接。其中，所述相变存储器单元的相变材料包括锗锑碲、硅锑碲、铝锑碲。 其中，通过增加所述相变存储器单元的相变材料中碲的含量，或是降低所述相变存储器单元的相变材料中锗的含量，提高所述相变存储器单元的编程速度。本专利技术还提出一种非易失性触发器阵列的工作方法，包括入栈操作与出栈操作。其中，所述入栈操作包括步骤Al :将所述控制端组中的一个所述控制端调节至高电平；步骤A2 :将与所述控制端连接的所述相变存储器单元的位线与反位线均接地，调节所述控制端的电压大小，所在行的所述相变存储器单元的第一电阻或第二电阻中形成编程电流，所述第一电阻或第二电阻被置为低阻态或高阻态；步骤A3 :将所述位线与反位线置为高电平，调节所述控制端的电压大小，所在行的所述相变存储器单元的所述第一电阻或第二电阻中形成编程电流，所述第一电阻或第二电阻被置为高阻态或低阻态；与所述相变存储器单元连接的所述易失性触发器阵列中的所述锁存器单元的两个相反值的数据被分别保存至所述第一电阻和第二电阻中；步骤A4 :将所述控制端置为低电平。其中，所述出栈操作包括步骤BI :当处理完中断后，对所述相变存储器单元的所述位线与反位线预充电，将与所述相变存储器单元相连的控制端置为高电平；步骤B2 :电流分别经过所述第一电阻与第二电阻流向所述锁存器单元的两端，所述锁存器单元的两端的数据依据所述第一电阻与第二电阻的低阻态或高阻态被分别恢复为高电平数据“ I”或者低电平数据“ O ” ；步骤B3 :将所述控制端置为低电平。其中，进一步包括数据恢复判断操作。其中，所述数据恢复判断操作包括步骤Cl :当发生中断时，系统执行所述入栈操作，将所述易失性触发器阵列的锁存器的数据保存在所述非易失性相变存储器阵列的所述相变存储器单元中；步骤C2 :分别记录处理中断前后的系统时间，计算得到中断处理时间；步骤C3 :若当所述中断处理时间大于所述相变存储器单元的数据保持时间，则所述相变存储器单元中的数据丢失，系统使所述中断前保存的数据无效化；若当所述中断处理时间小于所述相变存储器单元的数据保持时间，则系统执行所述出栈操作，将所述相变存储器单元中的数据恢复至所述锁存器中。本专利技术采用相变存储器单元，利用相变存储器材料中的可逆相态变化来存储数据，通过注入电流，可在材料局部产生强烈的焦耳热效应，引发相态变化。通过调整电压大小和施加的电流时间，可以调整最终的材料相态，从而达到存储数据O和I的目的。本专利技术中用相变存储器单元替代数据存储区中的SRAM存储单元，可以很好的降低静态漏电功耗。即使在上电情况下，相变存储器单元的漏电流也比SRAM小很多。因为相变存储器单元具有非易失性，在掉电后数据也被完整的保存下来，不怕被丢失。当数据被保存到相变存储器单元中，在处理中断时，任何低功耗模式，包括关掉SRAM的超低功耗模式，也可以被调用。因此，对于多核复杂的系统来说，在降低静态功耗问题方面尤为突出。在应用于一个中断响应速度要求很高的CPU系统，在本专利技术中可以把相变存储器单元中写速度慢的锗锑碲组份换成写速度快的组份，比如改变锗锑碲的组分，降低锗的含量，增大碲的含量，写速度得到了提升，可以达到和动态随机访问存储器(DRAM) —样的写速度，但这样的锗锑碲材料组份构成的相变存储器数据保持性变差，有可能会造成数据丢 失。由于相变存储器单元的相变材料保存数据具有时间限制，本专利技术采用数据恢复判断操作来判断数据是否能被恢复，且恢复中断前的现场状态只需要一个时钟周期，提高了 CPU对于中端反应的速度。本专利技术中相变存储器单元采用Itlr的结构，即一个晶体管串联连接一个电阻。其中，电阻是由锗，锑和碲三种元素组成的叫做GST的合金材料，用来存储数据，晶体管用来控制导通电流，改变电阻的相态。两个Itlr的相变存储器单元的面积才40F2，相较于现有技术中占用面积120F2，每组相变存储器单元的面积至少降低至SRAM的1/3。在相同的面积下，本专利技术可以做到扩大中断嵌套次数为原来的3倍，也就是说η的数目变大，从而大大减少了堆栈溢出的可能性，使系统在高密度中断嵌套环境下变得非常可靠。附图说明图I为现有技术中ARM系统处理中断的流程图。图2为本专利技术的非易失性触发器阵列的结构图。图3为本专利技术中锁存器单元与相变存储器单元的连接示意图。图4为本专利技术中入栈操作的流程图。图5为本专利技术中出栈操作的流程图。图6为本专利技术中数据恢复判断操作的流程图。具体实施例方式本文档来自技高网...

【技术保护点】
一种非易失性触发器阵列，其特征在于，包括：易失性触发器阵列(1)，其包括多个锁存器单元(11)，用于在上电的情况下锁存触发器的值；非易失性相变存储器阵列(2)，其包括由相变存储器单元(21)组成的阵列，实现保存所述锁存器单元(11)中的数据；控制端组(3)，其包括多个控制端(31)，实现控制调节所述非易失性相变存储器阵列(2)保存或恢复所述易失性触发器阵列(1)的数据；所述非易失性相变存储器阵列(2)中的每一列所述相变存储器单元(21)均与所述易失性触发器阵列(1)中的一个锁存器单元(11)连接；所述非易失性相变存储器阵列(2)中的每一行所述相变存储器单元(2？1)均与所述控制端组(3)中的一个控制端(31)连接。

【技术特征摘要】

【专利技术属性】
技术研发人员：景蔚亮，陈邦明，
申请(专利权)人：上海新储集成电路有限公司，
类型：发明
国别省市：