半导体器件制造方法技术

本发明专利技术实施例公开了一种半导体器件制造方法，该方法包括：提供基底，所述基底上具有浅槽隔离区及位于所述浅槽隔离区之外区域上的垫氧化层；对所述垫氧化层进行部分漂洗，以使漂洗后剩余垫氧化层的厚度满足预设要求。本发明专利技术所提供的半导体器件制造方法，在STI工艺后，对基底上的垫氧化层进行部分漂洗，且使得漂洗后剩余垫氧化层的厚度满足预设要求，因此，该方法相对现有技术来说，减少了对垫氧化层进行漂洗的时间，且节省了清洗基底及在基底上生长氧化层的工艺步骤，这一方面可避免器件上的倒三角形尖角被撑大，进而避免器件“尖峰效应”的产生；另一方面可节约生产成本，缩短生产时间，提高产量。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，更具体地说，涉及一种。
技术介绍
随着半导体器件的飞速发展，器件的尺寸越来越趋于小型化。当器件的特征尺寸在 O. 16 μ m O. 18 μ m 之间时，米用娃局部氧化(Local Oxidation of Silicon, LOCOS)对有源区进行隔离已不能满足要求，取而代之的是浅槽隔离(Shallow Trench Isolation,STI)工艺。STI工艺一般包括以下三个步骤I、槽刻蚀首先在基底表面依次形成垫氧化层、硬掩膜层，接着利用具有沟槽图案 的掩膜版通过曝光、显影、刻蚀等步骤在所述基底内形成浅沟槽。2、介质层填充首先在浅沟槽内部通过氧化工艺生长衬垫氧化层，接着采用高密度等离子体化学气相沉积(High Density Plasma Chemical Vapor Deposition, HDPCVD)方法在基底上形成介质层，该介质层覆盖所述沟槽及硬掩膜层。3、介质层平坦化对所述介质层进行化学机械研磨(Chemical MechanicalPolishing, CMP)，以所述硬掩膜层作为研磨终点层。由STI工艺形成的浅槽隔离区与后续形成的有源区的交接处常存在倒三角形的尖角，参考图1，图I中示出了浅槽隔离区I和有源区2交接处的倒三角形的尖角3，该倒三角形尖角3的存在将会对漏极电流造成一定的影响。参考图2，图2为图I中所示半导体器件的俯视图，由于器件的浅槽隔离区I与有源区2的交接处存在倒三角形的尖角3，因此，当器件开启后(Vg > Vt)，随着漏极电压的逐渐增加，并当其增大到某一特定值时，这时源漏之间的电流除了箭头4所指示的沟道导通电流Ids之外，还包括因“倒三角形尖角”3而形成的、箭头5所指示的电流；之后随着漏极电压的继续增大，箭头4所指示的沟道导通电流Ids又逐渐占据了主导地位。参考图3，图3示出了半导体器件(以MOS器件为例进行说明)在不同衬底偏压下的ID-VD(漏极电流-漏极电压)特性曲线。由图可知，随着MOS器件漏极电压的增大，在某一特定值将会产生一个尖端(hump)，随着MOS器件漏极电压的继续增大，该器件的ID-VD特性曲线又恢复正常。该尖端的形成归因于器件上浅槽隔离区与有源区的交接处形成的倒三角形尖角，一般将半导体器件的ID-VD特性曲线上的尖端的产生称为“尖峰效应”。对衬底所加的偏压越大，所述“尖峰效应”越明显。为了解决半导体器件ID-VD特性曲线上的“尖峰效应”，现有工艺中经常采用的做法为在STI工艺的槽刻蚀之后、介质层填充之前，采用磷酸(H3PO4)漂洗掉部分硬掩膜层(一般为氮化硅层)。参考图4，图4示出了采用传统工艺及现有工艺制备半导体器件过程中器件的剖面结构对比示意图。图中al、bl、cl对应传统工艺中未采用磷酸漂洗硬掩膜层的工艺步骤，a2、b2、c2对应现有工艺中采用磷酸漂洗部分硬掩膜层后的工艺步骤。al中示出了所形成的硬掩膜层11及浅沟槽12，a2中示出了采用磷酸漂洗了部分硬掩膜层后剩余的硬掩膜层21及浅沟槽22，很明显，对比al来说，a2中残留在有源区上的硬掩膜层21“收缩” 了 ；bl和b2中分别示出了在浅沟槽内填充的介质层13和23 ;对介质层13和23分别进行化学机械研磨，得到Cl和c2所示结构，由Cl和c2可明显看出，采用现有工艺所形成的倒三角形尖角24比传统工艺中所形成的倒三角形尖角14在很大程度上得到了减轻，好像尖角被“提高”了一样，从而可改善器件的“尖峰效应”。虽然上述方法可以改善器件的“尖峰效应”，但是由于需要在STI工艺中增加磷酸漂洗这一步骤，因此，整个工艺流程时间加长，进而不利于产品产量的提高。
技术实现思路
有鉴于此，本专利技术提供一种，该方法不仅能够改善器件的“尖峰效应”，而且工艺流程时间较短，可极大地提高产品的产量。为实现上述目的，本专利技术提供如下技术方案一种，该方法包括 提供基底，所述基底上具有浅槽隔离区及位于所述浅槽隔离区之外区域上的垫氧化层；对所述垫氧化层进行部分漂洗，以使漂洗后剩余垫氧化层的厚度满足预设要求。优选的，上述方法中，对所述垫氧化层进行部分漂洗，以使漂洗后剩余垫氧化层的厚度满足预设要求，具体包括测量所述垫氧化层的厚度，并将此厚度记为初始厚度；在预先建立的厚度范围与漂洗时间的对应关系表中找到所述初始厚度所对应的漂洗时间；对所述垫氧化层进行漂洗，且漂洗进行的时间为上一步骤中所找到的初始厚度所对应的漂洗时间。优选的，上述方法中，所述厚度范围与漂洗时间的对应关系表是根据所述垫氧化层被漂洗的时间与被漂洗掉的厚度的关系图而得。优选的，上述方法中，预先建立厚度范围与漂洗时间的对应关系表，具体包括提供垫氧化层被漂洗的时间与漂洗速率的关系图；根据所述垫氧化层被漂洗的时间与漂洗速率的关系图，建立垫氧化层被漂洗的时间与被漂洗掉的厚度的关系图；根据预设厚度范围及所述垫氧化层被漂洗的时间与被漂洗掉的厚度的关系图，建立厚度范围与漂洗时间的对应关系表，以使得根据该对应关系表对垫氧化层进行相应时间的漂洗后能够保证所剩余的垫氧化层的厚度在所述预设厚度范围内。优选的，上述方法中，对所述垫氧化层进行漂洗之后，还包括测量漂洗后剩余的垫氧化层的厚度；校验所述剩余的垫氧化层的厚度是否在预设厚度范围内。优选的，上述方法中，采用氢氟酸溶液对所述垫氧化层进行漂洗。优选的，上述方法中，所述氢氟酸溶液中水与氢氟酸的体积比为100 I。优选的，上述方法中，所述预设厚度范围为70A 90A。优选的，上述方法中，对所述垫氧化层进行部分漂洗之后，还包括在基底上形成有源区。优选的，上述方法中，所述垫氧化层为二氧化硅层。从上述技术方案可以看出，本专利技术所提供的包括提供基底，所述基底上具有浅槽隔离区及位于所述浅槽隔离区之外区域上的垫氧化层；对所述垫氧化层进行部分漂洗，以使漂洗后剩余垫氧化层的厚度满足预设要求。相对现有技术来说，本专利技术并未完全漂洗掉垫氧化层，而是漂洗了部分垫氧化层，漂洗部分垫氧化层不会触及垫氧化层的底部，进而不会将倒三角形尖角部位撑大；且本专利技术省去了基底清洗及氧化层的生长这两个工艺步骤，而对基底进行清洗及氧化层的生长均会使器件上的倒三角形尖角被撑大，因此，本专利技术所提供的，避免了倒三角形尖角被撑大，从而可改善器件的“尖峰效应”。且本专利技术所提供的，一方面在STI工艺中不需要增加磷酸漂洗的步骤；另一方面在浅槽隔离区形成后，只漂洗了部分垫氧化层，相比现有工艺中完全漂洗掉垫氧化层来说节省了漂洗时间，且本专利技术还省去了进炉管前对基底的清洗以及在炉管内生长氧化层的步骤，故，按本专利技术所提供的方法可节省工艺流程，进而缩短产品的生产时间，提闻广量。 除此之外，本专利技术所提供的方法还可节约生产成本。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图I为现有技术中常见的包含浅槽隔离区和有源区的半导体器件的剖面结构示意图；图2为图I中所示半导体器件的俯视图；图3为现有技术所提供的一种MOS器件在不同衬底偏压下的ID-VD特性曲线图；图4为采用传统本文档来自技高网...

【技术保护点】
一种半导体器件制造方法，其特征在于，包括：提供基底，所述基底上具有浅槽隔离区及位于所述浅槽隔离区之外区域上的垫氧化层；对所述垫氧化层进行部分漂洗，以使漂洗后剩余垫氧化层的厚度满足预设要求。

【技术特征摘要】

【专利技术属性】
技术研发人员：金宏峰，张磊，王德进，
申请(专利权)人：无锡华润上华半导体有限公司，无锡华润上华科技有限公司，
类型：发明
国别省市：