本发明专利技术公开了一种选择性刻蚀制备全隔离混合晶向SOI的方法，以及基于该方法的CMOS集成电路制备方法。本发明专利技术提出的制备方法，采用SiGe层作为第一晶向外延的虚拟衬底层，从而可以形成第一晶向的顶层应变硅；采用从窗口直接外延覆盖至第一硬掩膜表面的Si作为连接窗口内第一晶向的应变硅与窗口外顶层硅的支撑，从而可去除第一晶向顶层应变硅下方的SiGe层，填充绝缘材料形成绝缘埋层，且还可以防止顶层硅有应变存在时的应变弛豫。该方法形成的顶层硅和绝缘埋层厚度均匀、可控，窗口内形成的应变硅与窗口外的顶层硅具有不同晶向，可分别为NMOS及PMOS提供更高的迁移率，从而提升了CMOS集成电路的性能。
【技术实现步骤摘要】
本专利技术涉及一种半导体器件衬底的制备方法，尤其涉及一种采用选择性刻蚀技术制备全隔离混合晶向SOI的方法，属于半导体器件制造领域。
技术介绍
互补金属氧化物半导体(CMOS,Complementary Metal Oxide Semiconductor)器件是将N沟道金属氧化物半导体晶体管(NMOS)与P沟道金属氧化物半导体晶体管 (PMOS)集成在同一块衬底上的半导体器件。随着CMOS技术的不断发展，如何控制器件稳定性、提高器件性能已成为器件尺寸不断缩小所面临的日益严重的挑战。SOI (Silicon OnInsulator)是指绝缘体上硅技术，由于SOI技术减小了源漏的寄生电容，SOI电路的速度相对传统体硅电路的速度有显著的提高，同时SOI还具有短沟道效应小，很好的抗闭锁性，工艺简单等一系列优点，因此SOI技术已逐渐成为制造高速、低功耗、高集成度和高可靠超大规模硅集成电路的主流技术。SOI通常由以下三层构成薄的单晶硅顶层，在其上形成集成电路；相当薄的埋层氧化层(BOX, buried oxide),即绝缘二氧化娃中间层；非常厚的体型衬底硅衬底层，其主要作用是为上面的两层提供机械支撑。由于SOI结构中氧化层把其上的硅膜层与体型衬底硅衬底层分隔开来，因此大面积的p-n结将被介电隔离(dielectricisolation)取代。源极(source region)和漏极(drain region)向下延伸至埋层氧化层，有效减少了漏电流和结电容。此外，在Si材料中，空穴迁移率在(110)晶面Si衬底中与传统的(100)晶面Si衬底相比增加一倍以上；而电子迁移率在(100)晶面Si衬底中是最高的。当前CMOS集成电路的NMOS和PMOS都制作在(100)晶面的硅衬底上，由于(100)晶面Si衬底具有最高的电子迁移率，比其空穴迁移率约高2-4倍，这就需要设计较大栅宽的PMOS以平衡NMOSjf以得到更高性能的CMOS器件与电路。为了充分利用载流子迁移率依赖于Si表面晶向的优势，IBM公司的Yang等人开发出一种采用混合晶体取向Si衬底制造CMOS电路的新技术。YangM, leong M, Shi L 等人于 2003 年在〈〈Digest of Technical Paper of InternationalElectron DevicesMeeting))杂志上发表的文章((High performance CMOS fabricated onhybrid substrate withdifferent crystal orientations》中介绍了他们的技术。其通过键合和选择性外延技术，NMOS器件制作在具有埋层氧化层的(100)晶面Si表面上，而PMOS器件制作在(110)晶面Si上，使PMOS器件性能取得极大提高。当Itjff = IOOnA/μ m，(110)衬底上的PMOS器件驱动电流提高了 45%。其缺点是制作在外延层上的PMOS器件没有埋层氧化层将其与衬底隔离，因而器件性能还是受到影响。美国专利号为US2007/0281446A1的专利文献公开了一种混合晶向SOI衬底的制作方法，通过刻蚀沟槽暴露底层硅，采用横向外延选择性工艺从底层硅外延出与原(100)顶层硅不同晶向的(110)硅材料，从而得到具有混合晶向的SOI衬底，该方法制作工艺复杂，其(110)硅材料是通过底层硅直接外延得至IJ。然而，随着器件的特征尺寸进一步缩小，普通硅材料较低的空穴迁移率将成为提高器件性能的瓶颈之一。为了进一步提升CMOS集成电路的性能，本专利技术将提出一种采用选择性刻蚀技术制备全隔离混合晶向SOI的方法，在实现混合晶向SOI衬底的同时提供应变硅材料，可分别为NMOS及PMOS提供更高迁移率的衬底。
技术实现思路
本专利技术要解决的技术问题在于提供一种采用选择性刻蚀技术制备全隔离混合晶向SOI的方法，以及基于该方法的CMOS集成电路制备方法。为了解决上述技术问题，本专利技术采用如下技术方案—种选择性刻蚀制备全隔离混合晶向SOI的方法，包括以下步骤步骤一、提供一片SOI衬底，所述SOI衬底包括第一晶向的底层硅、位于所述底层 硅之上的绝缘埋层以及位于所述绝缘埋层之上的第二晶向的顶层硅；步骤二、在所述SOI衬底上形成第一硬掩膜，再刻蚀出窗口，所述窗口使部分底层娃暴露，然后在所述窗口的四周侧壁形成侧墙隔尚结构；步骤三、在形成有侧墙隔离结构的窗口内外延第一晶向的SiGe层，然后在所述SiGe层上继续外延第一晶向的顶层硅，并使该第一晶向的顶层硅外延延伸出窗口并覆盖第一硬掩膜的表面；步骤四、从所述窗口相对两侧的位置上方向下刻蚀，形成沟槽，去除部分第一晶向的顶层硅和所述窗口的部分侧墙隔离结构，露出部分底层硅，然后采用选择性腐蚀工艺通过该沟槽去除所述SiGe层，使窗口内的第一晶向的顶层硅下方悬空；步骤五、通过所述沟槽填充绝缘材料，在窗口内的第一晶向的顶层硅下方形成第二绝缘埋层，然后进行化学机械抛光至第一硬掩膜表面停止，以去除第一硬掩膜之上多余的绝缘材料和第一晶向的顶层硅；步骤六、去除在窗口内第一晶向的顶层硅四周剩余的侧墙隔离结构和绝缘材料，并在所述第一晶向的顶层硅四周制作浅沟槽隔离结构，最终得到全隔离混合晶向SOI衬。作为本专利技术的优选方案，所述第一晶向是指(110)晶向，所述第二晶向是指(100)晶向；所述第一晶向是指(100)晶向，所述第二晶向是指(110)晶向。作为本专利技术的优选方案，步骤五通过化学气相沉积的方法在窗口内的第一晶向的顶层硅下方填充绝缘材料形成第二绝缘埋层。作为本专利技术的优选方案，步骤五通过两步化学机械抛光工艺，先去除第一硬掩膜之上多余的绝缘材料，并通过湿法腐蚀使绝缘材料低于第一晶向的顶层硅高度，再去除第一硬掩膜之上多余的部分第一晶向的顶层硅。作为本专利技术的优选方案，步骤六先去除所述第一硬掩膜，再制作第二硬掩膜覆盖SOI衬底表面，然后通过刻蚀去除在窗口内第一晶向的顶层硅四周剩余的侧墙隔离结构和绝缘材料，在窗口内第一晶向的顶层硅四周制作浅沟槽隔离结构，并通过热磷酸腐蚀去除第二硬掩膜，最终得到全隔离混合晶向SOI衬底。作为本专利技术的优选方案，所述第一晶向顶层硅可以是具有第一晶向的应变硅或非应变硅，取决于外延生长的厚度，其外延至第一硬掩膜之上的硅层部分可以是单晶硅、多晶硅或非晶硅。一种基于全隔离混合晶向SOI衬底的CMOS集成电路的制备方法，包括以下步骤步骤一、提供一片SOI衬底，所述SOI衬底包括第一晶向的底层硅、位于所述底层硅之上的绝缘埋层以及位于所述绝缘埋层之上的第二晶向的顶层硅； 步骤二、在所述SOI衬底上形成第一硬掩膜，再刻蚀出窗口，所述窗口使部分底层娃暴露，然后在所述窗口的四周侧壁形成侧墙隔尚结构；步骤三、在形成有侧墙隔离结构的窗口内外延第一晶向的SiGe层，然后在所述SiGe层上继续外延第一晶向的顶层硅，并使该第一晶向的顶层硅外延延伸出窗口并覆盖第一硬掩膜的表面；步骤四、从所述窗口相对两侧的位置上方向下刻蚀，形成沟槽，去除部分第一晶向的顶层硅和所述窗口的部分侧墙隔离结构，露出部分底层硅，然后采用选择性腐蚀工艺通过该沟槽去除所述SiGe层，使窗口内的第一晶向的顶层硅下方悬空； 步骤五、通过所述沟槽填充绝缘材料，在窗口内本文档来自技高网...
【技术保护点】
一种选择性刻蚀制备全隔离混合晶向SOI的方法，其特征在于，包括以下步骤：步骤一、提供一片SOI衬底，所述SOI衬底包括第一晶向的底层硅、位于所述底层硅之上的绝缘埋层以及位于所述绝缘埋层之上的第二晶向的顶层硅；步骤二、在所述SOI衬底上形成第一硬掩膜，再刻蚀出窗口，所述窗口使部分底层硅暴露，然后在所述窗口的四周侧壁形成侧墙隔离结构；步骤三、在形成有侧墙隔离结构的窗口内外延第一晶向的SiGe层，然后在所述SiGe层上继续外延第一晶向的顶层硅，并使该第一晶向的顶层硅外延延伸出窗口并覆盖第一硬掩膜的表面；步骤四、从所述窗口相对两侧的位置上方向下刻蚀，形成沟槽，去除部分第一晶向的顶层硅和所述窗口的部分侧墙隔离结构，露出部分底层硅，然后采用选择性腐蚀工艺通过该沟槽去除所述SiGe层，使窗口内的第一晶向的顶层硅下方悬空；步骤五、通过所述沟槽填充绝缘材料，在窗口内的第一晶向的顶层硅下方和沟槽处形成第二绝缘埋层，然后进行化学机械抛光至第一硬掩膜表面停止，以去除第一硬掩膜之上多余的绝缘材料和第一晶向的顶层硅；步骤六、去除在窗口内第一晶向的顶层硅四周剩余的侧墙隔离结构和绝缘材料，并在所述第一晶向的顶层硅四周制作浅沟槽隔离结构，最终得到全隔离混合晶向SOI衬底。...
【技术特征摘要】
【专利技术属性】
技术研发人员：卞剑涛，狄增峰，张苗，
申请(专利权)人：中国科学院上海微系统与信息技术研究所，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。