非易失性存储系统基于性能数据预测哪些块(或其它存储单位)将变坏。可以将被预测为变坏的那些块中的用户数据重新编程至其它块，并且可以移除被预测为变坏的块以避免进一步使用。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及非易失性存储装置。
技术介绍
半导体存储器装置已更加普遍用在各种电子装置中。例如，非易失性半导体存储器用在蜂窝电话、数字摄像装置、个人数字助理、移动计算装置、非移动计算装置以及其它装置中。电可擦除可编程只读存储器(EEPROM)和闪存是其中最流行的非易失性半导体存储器。EEPROM和闪存均利用位于半导体衬底中的沟道区域之上且与该沟道区域绝缘的 浮置栅。浮置栅位于源区与漏区之间。控制栅设置在浮置栅上方且与浮置栅绝缘。晶体管的阈值电压由保留在浮置栅上的电荷量来控制。即，必须在晶体管导通之前施加到控制栅以允许晶体管的源极与漏极之间导通的最小电压量由浮置栅上的电荷水平来控制。当对EEPROM或闪存装置编程时，通常将编程电压施加到控制栅并且将位线接地。电子从沟道注入浮置栅。当电子积聚在浮置栅中时，浮置栅变为带负电，并且存储器单元的阈值电压上升，以使得存储器单元处于编程状态。关于编程的更多信息可以在题为“SourceSide Self Boosting Technique For Non-Volatile Memory” 的美国专利 6，859，397 和题为“Detecting Over Programmed Memory”的美国专利6，917，542中找到,这两个专利的全部内容通过引用合并于此。一些EEPROM和闪存装置具有用于存储两个范围的电荷的浮置栅，因此，可以在两个状态(对应于数据“I”和数据“0”的擦除状态和编程状态)之间对存储器单元编程/擦除。这样的装置称为二进制装置或具有单电平的存储器单元。多状态(或多电平)闪存单元通过识别多个不同的允许阈值电压范围来实现。各个不同的阈值电压范围对应于数据位集合的预定值。如其它集成电路的非易失性存储器易受到制造缺陷的影响。一些制造缺陷严重到足以使得集成电路无法正确地运行。通常通过在制造阶段期间进行测试来发现这些缺陷。其它缺陷较少或者直到集成电路已使用一段时间才暴露出来。一些存储器制造者试图将识别坏的单元作为制造过程的一部分。例如，用于闪存的一些测试方法包括向存储器的每个块施加应力(温度、电压、循环)，以尽力加速具有在工作一段时间之后会引起故障的缺陷的存储器块的失效。在一些情况下，在应力之后或应力期间对存储器编程，读回所编程的数据，并且将原始数据与所编程且读回的数据进行比较。如果差别大于某一预定阈值，则将块标记为坏的并且永不使用。存在一组备用块，以适应坏块，以使得总装置容量在产品规范内。第二种情形包括当编程或擦除操作失败时识别坏块。出故障的块可以被标记为坏的并且永不再使用。上述测试解决方案都无法检测如下情形编程处理成功，但是存储器装置后来劣化(甚至没有被访问或者仅被访问以进行读取)并且逐渐丢失其内容或读取其内容的能力。附图说明图I是NAND串的顶视图。图2是NAND串的等效电路图。图3是非易失性存储器系统的框图。图4是示出存储器阵列的一个实施例的框图。图5是示出感测块的一个实施例的框图。图6是控制器的一个实施例的框图。 图7示出了存储器单元的阈值电压分布。图8A-8F示出了存储器单元在编程处理期间的阈值电压分布。图9A和图9B示出了存储器单元在擦除处理期间的阈值电压分布。图10是描述用于操作非易失性存储器的处理的一个实施例的流程图。图11是描述用于将数据编程至非易失性存储器中的处理的一个实施例的流程图。图12是描述用于对非易失性存储器元件进行编程的处理的一个实施例的流程图。图13是说明对一组字线编程的顺序的一个示例的图。图14示出了描述当对非易失性存储器元件编程时执行的处理的一个实施例的流程图。图15以读取比较电平和验证比较电平示出了存储器单元的阈值电压分布。图16是说明读取处理的时序图。图17是描述用于擦除非易失性存储器元件的处理的一个实施例的流程图。图18是描述用于检查块是否易于出故障的处理的一个实施例的流程图。图19是描述用于执行当检查块是否易于出故障时的测试的处理的一个实施例的流程图。图20是描述用于执行当检查块是否易于出故障时的测试的处理的一个实施例的流程图。图21是描述用于执行当检查块是否易于出故障时的测试的处理的一个实施例的流程图。图22是描述用于执行当检查块是否易于出故障时的测试的处理的一个实施例的流程图。图23是描述用于执行当检查块是否易于出故障时的测试的处理的一个实施例的流程图。图24是描述用于执行当检查块是否易于出故障时的测试的处理的一个实施例的流程图。图25是描述用于执行当检查块是否易于出故障时的测试的处理的一个实施例的流程图。图26是描述用于执行当检查块是否易于出故障时的测试的处理的一个实施例的流程图。具体实施例方式本文中描述了用于识别非易失性存储系统中的有风险数据和重新将该数据编程至更安全的位置的技术。在一个实施例中，系统可以基于性能数据预测哪些块(或存储装置的其它单位)将变坏。可以将被预测为变坏的这些块中的数据编程至其它块，并且可以移除被预测为变坏的块以避免进一步使用。可以实现本文中描述的技术的非易失性存储系统的一个示例是NAND闪存；然而，也可以使用其它类型的非易失性存储装置。NAND闪存包括夹在两个选择栅之间、串联布置的多个晶体管。串联的晶体管和选择棚被称为NAND串。图I是不出一个NAND串的顶视图。图2是该NAND串的等效电路。图I和图2中示出的NAND串包括串联的且夹在第一(漏极侧)选择栅120和第二(源极侧)选择栅122之间的四个晶体管100、102、104和106。选 择栅120将NAND串经由位线触点126连接到位线。选择栅122将NAND串连接到源极线128。通过向选择线S⑶施加适当电压来控制选择栅120。通过向选择线SGS施加适当电压来控制选择栅122。晶体管100、102、104和106中的每个晶体管均具有控制栅和浮置栅。例如，晶体管100具有控制栅100CG和浮置栅100FG。晶体管102包括控制栅102CG和浮置栅102FG。晶体管104包括控制栅104CG和浮置栅104FG。晶体管106包括控制栅106CG和浮置栅106FG。控制栅100CG连接到字线WL3，控制栅102CG连接到字线WL2，控制栅104CG连接到字线WLl，并且控制栅106CG连接到字线WLO。注意，尽管图I和图2示出了 NAND串中的四个存储器单元，但是仅提供这四个存储器单元的使用作为示例。NAND串可以具有少于四个存储器单元或多于四个存储器单元。例如，一些NAND串将包括八个存储器单元、16个存储器单元、32个存储器单元、64个存储器单元、128个存储器单元等等。本文中的讨论不限于NAND串中的任意特定数量的存储器单元。一个实施例使用具有66个存储器单元的NAND串，其中64个存储器单元用于存储数据，并且两个存储器单元由于不存储数据而被称为空存储器单元。使用NAND结构的闪存系统的典型架构将包括多个NAND串。每个NAND串通过由选择线SGS控制的源极选择栅而连接到共源极线并且通过由选择线S⑶控制的漏极选择栅而连接到相关联的位线。每条位线和经由位线触点连接到该位线的各个NAND串包括存储器单元阵列的各列。位线与多个NAND串共享。典型地，位线在垂直于字线的方向上在NAND串之上延伸并且连接到感测放大器。在以本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：裴根，顾兰兰，尼马·莫赫莱西，伊詹·阿尔罗德，埃兰·沙伦，伊特沙克·阿弗里亚，
申请(专利权)人：桑迪士克技术有限公司，
类型：发明
国别省市：
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