本发明专利技术公开了一种抑制快闪存储器响应外部命令时漏电的方法与装置。该快闪存储装置包括：一存储阵列包括多个存储区块；一命令接口以接收来自该存储装置外部来源的一命令；一控制器，包括执行漏电流抑制程序的逻辑以响应该命令，该漏电流抑制程序包括：执行一软编程操作以增加给定存储区块中一个或多个过度擦除存储单元的一阈值电压。本发明专利技术解决了过度擦除存储单元所产生的问题。
【技术实现步骤摘要】
本专利技术是关于闪存技术，特别是关于在以区块为基础的快闪存储装置中抑制漏电的技术。
技术介绍
闪存中包括存储单元存储电荷于ー场效晶体管的沟道与栅极之间。所存储的电荷数量影响了晶体管的阈值电压，其可以被感测以指示数据。一种型态的电荷存储单元被称为浮动栅极存储单元。在浮动栅极存储单元中，电荷被存储在ー电性导电层介于场效晶体管的沟道与栅极之间。另ー种型态的存储单元被称为电荷捕捉存储单元，其使用一介电电荷捕捉层取代浮动栅扱。在存储单元的ー编程操作时，可以通过例如已知的富勒-诺德汉(FN)电子隧穿或 沟道热电子(CHE)偏压技术之一来进行编程。此编程操作増加所选取存储单元的阈值电压。在所选取存储单元的一擦除操作时，施加一合适的电压于栅极与沟道之间以诱发空穴隧穿进入所选取存储单元各自的电荷存储层或是诱发电子隧穿离开电荷存储层。此擦除操作降低此存储単元的阈值电压。在一快闪存储装置中，在一阵列中的存储单元被群组为区块，且每一个区块中的存储单元是一起被擦除的。因此，为了对ー个区块中的一个存储单元进行擦除，此区块中的所有存储单元都必须一起被擦除。如此，一快闪存储装置中的擦除操作通常是比编程操作更慢的。快闪存储装置会有存储单元过度擦除的问题。当一个区块中的存储单元被擦除时，某些存储単元会比其他存储单元具有较低的阈值电压。过度擦除的发生是因为在擦除步骤时，太多电子被从一存储单元的电荷存储层中移走，如此会在电荷存储层中留下ー略为正的电荷，而偏压此存储単元略为开启，使得此存储单元于空乏模式下操作。如此会导致存储单元即使在未被存取时也有小的漏电流通过。当沿着ー给定位线上具有一定数目的过度擦除存储单元时会导致漏电流的累积大到足以造成分享相同位线的ー选取存储单元产生读取错误。举例而言，在一或非门(NOR)架构中，一定数目的存储单元是共同耦接至一共同源极线。假如ー个或多个存储単元被过度擦除，这些存储单元会导致漏电流流至共同源极线，即使是在此存储单元未被直接存取时。在一选取存储单元的ー读取操作时，因为存储单元被过度擦除而通过共同源极线的漏电流可以导致位线上的电流大到足以让所选取存储单元被错误地认为被擦除。因此，需要提供ー种新的闪存装置及其方法，以解决上述的过度擦除存储单元所产生的问题
技术实现思路
本专利技术是关于在以区块为基础的快闪存储装置中通过侦测及恢复过度擦除存储单元以抑制漏电的技木。一个过度擦除存储单元具有比一擦除状态存储単元的一最小阈值电压更小的阈值电压。ー漏电抑制程序可以通过响应经由一命令接ロ而于一外部控制线所接收的命令的逻辑来执行。此命令可以由ー主计算机或是其他外部来源提供。此漏电抑制程序可以是単独存在的漏电抑制程序，或是可以嵌入于其他的操作中。举例而言，此漏电抑制程序可以是标准区块擦除操作中的一部分。此漏电抑制程序可以包括施加偏压电压足以开启该过度擦除的存储单元，以辨识导通该漏电流的对应位线。ー个重要的漏电流指示被辨识位线与ー个或多个过度擦除的存储单元耦接。然后执行一“软”编程操作以轻微増加该过度擦除存储单元的该阈值电压，且因此建立正确地擦除状态。 为了支持此程序，与每个存储区块相关的擦除状态数据被维持及存储于此装置的存储器中。在成功地完成此漏电抑制程序之后，将擦除状态数据写入对应的存储区块中。此擦除状态数据可以因此用来快速地决定ー对应的存储区块中是否含有过度擦除的存储单J Li ο在某些实施例中，此擦除状态数据是ー单一位标识用来指示该对应区块的过度擦除状态。此标识可以在举例而言，在对应区块开始进行此漏电抑制程序之前设置。在成功地完成此漏电抑制程序之后，此标识然后被重置以指示此区块并未包括过度擦除的存储单元。因此，此标识指示例如是失去电源的中断是否在此漏电抑制程序完成之前发生。假如标识被设置，此控制逻辑执行此漏电抑制程序于对应的存储单元存储区块。假如标识被重置，则此控制逻辑跳过执行此漏电抑制程序。在某些实施例中，该擦除状态数据是ー默认的多重位序列存储于该对应存储区块之一状态区位区域内。此默认的多重位序列是写入此存储区块的状态区位区域内的编程及擦除位的图案。此默认的多重位序列是在擦除此区块中的存储单元时但是在执行漏电抑制程序之前写入此区块的状态区位区域内。介于存储于此状态区位区域数据与默认的多重位序列之间的差值可以用来指示对应的区块或许包括过度擦除的存储单元。如此仅影响相对小数目的存储单元于此状态区位区域中，则可以相比于侦测整个存储区块的错误位方式更快速地做出決定。本专利技术的目的，特征，和实施例，会在下列实施方式的章节中搭配附图被描述。附图说明图I显示ー快闪存储装置的简化示意图，其包括具有使用此处所描述方式操作的存储区块的存储阵列。图2显示图I中存储阵列中的存储区块的一部分的范例示意图。图3为根据本专利技术ー实施例的ー个进行漏电抑制程序以侦测及恢复过度擦除的存储单元的操作流程图。图4显示进行图3中的漏电抑制程序的一第一操作范例的流程图。图5显示进行图3中的漏电抑制程序的一第二操作范例的流程图。图6显示ー个漏电抑制程序的操作流程图，其包括设置及重置ー单一位标识。图7显示ー操作的流程图，其是决定在ー给定区块中是否进行漏电抑制程序。图8显示ー擦除操作的流程图，其包括在擦除此区块中的存储单元时写入ー预先决定的位序列。图9显示一存储区块的内范例数据安排，此区块包括状态区位区域。 图10显示ー擦除操作的流程图，以决定在图8中的擦除操作时是否发生中断。图11显示ー范例，其中于此状态标识区域中的两个位被读取为是在编程状态，而预期的位序列指示这些存储单元应该是在擦除状态。图12显示ー范例，其中于此状态标识区域中的两个位被读取为是在擦除状态，而预期的位序列指示这些存储单元应该是在编程状态。图13显示ー范例，其中于此状态标识区域中的四个位被读取为是在擦除状态，而预期的位序列指示这些存储单元应该是在编程状态。主要元件符号说明110:快闪存储装置；112:闪存的存储区块；114 :字线译码器及驱动器；116:字线；118:位线译码器；120 :位线；122、126:总线;124 :感测放大器/数据输入结构；134 :读取、编程、擦除及漏电流抑制模式的控制器；136:偏压电路电压及电流源；128 :数据输入线；130 :其他电路；132 :数据输出线；160 :地址译码器；I62:命令接 ロ；164 :命令及数据输入线；166 :逻辑地址线；200 :闪存的存储区块的一部分；210、212、214、216 :字线；220、222、224 :位线；230、232 :存储单元。具体实施例方式为使本专利技术的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并參照附图，对本专利技术进ー步详细说明。本专利技术以下的实施例描述搭配图I到图13进行说明。图I显示ー快闪存储装置110的简化示意图，其包括具有使用此处所描述方式操作的存储区块的存储阵列112。字线译码器114与多条字线116耦接且电性连通，且沿着存储阵列112的列方向排列。位线(行)译码器118与多条位线120电性连通且沿着存储阵列112的行方向排列，以自阵列112的存储单元读取数据或写入数据至其中。控制快闪存储装置110的命令信号及数据经由外部线164提供至命令接ロ 162。此命令接ロ 162也经由外部线16本文档来自技高网...
【技术保护点】
一种快闪存储装置，其特征在于，包括：一存储阵列包括多个存储区块；一命令接口以接收来自该存储装置外部来源的一命令；一控制器，包括执行漏电流抑制程序的逻辑以响应该命令，该漏电流抑制程序包括：执行一软编程操作以增加给定存储区块中一个或多个过度擦除存储单元的一阈值电压。
【技术特征摘要】
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【专利技术属性】
技术研发人员：郭乃萍，罗思觉，张坤龙，洪俊雄，郑家丰，陈耕晖，王裕谦，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：
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