半导体器件和用于制造半导体器件的方法技术

本发明专利技术公开一种半导体器件和用于制造半导体器件的方法。该用于制造半导体器件的方法包括下列步骤：根据栅极掩模图案在衬底中形成侧壁，所述侧壁基本上垂直于所述衬底表面；在包括所述侧壁的所述衬底上形成电介质层；蚀刻所述电介质层，并且仅在所述侧壁上保留有电介质层作为电介质墙；和通过衬底生长方式填埋所述侧壁，填埋的高度高于所述电介质墙的上端。

【技术实现步骤摘要】

本专利技术涉及。更特别地，本公开涉及金属氧化物场效应晶体管(MOSFET)及其制造方法。
技术介绍
近年来，随着对电子设备体积减小的需求，诸如场效应晶体管之类的半导体器件(例如金属氧化物场效应晶体管)的尺寸也在不断减小，从而沟道尺寸也相应减小。当沟道尺寸减小到一定程度后，源区和漏区的耗尽区在整个沟道中所占的比重增大并且在横向上彼此接近，从而发生短沟道效应(SCE)。虽然减小栅极氧化物厚度和减小栅极电压可在一定程度上减轻短沟道效应的影 响，但是由于必须考虑防击穿性能和工作性能等，因此当半导体器件尺寸小到一定程度时，不能与金属氧化物场效应晶体管的整体尺寸成比例地减小栅极氧化物厚度和栅极电压大小。因此，需要寻找其他方法来抑制短沟道效应。
技术实现思路
为了保证足够的半导体器件工作电流，要求衬底的源漏极掺杂区(即有源区)具有足够低的电阻值。为了使具有较小尺寸的器件的有源区具有低电阻值，与具有较大尺寸的器件相比，要求更高的掺杂浓度和更高的杂质激活温度(退火温度)。然而，更高的掺杂浓度和更高的杂质激活温度(退火温度)会导致源区和漏区的掺杂物横向扩散，这引起沟道表面势垒降低(DIBL)，从而会发生漏电流增大或沟道穿通。这使得短沟道效应进一步恶化，从而使半导体器件的性能下降。降低源漏极掺杂区的掺杂浓度以防止掺杂物横向扩散会使得源漏极掺杂区的电阻值增大，导致载流子迁移率下降。此外，现有技术中已提出了使用超浅结(USJ)等方法来减少源区和漏区的掺杂物的横向扩散。此外，采用了较低能量的轻掺杂区(LDD)和非晶化注入(PAI)共注入方法来优化轻掺杂区和晕圈区(halo)的掺杂廓图，以改善器件的性能。然而，在半导体器件尺寸减小的情况下，这些方法并不能令人满意地抑制源区和漏区的掺杂物的横向扩散，并且还使得抑制漏极结电容和结泄漏电流的难度显著增大，这对于源极和漏极具有两步注入的NMOS晶体管来说尤其困难。如上所述，本专利技术的专利技术人发现，根据现有技术，防止源区和漏区的掺杂物横向扩散仍是一个难以解决的问题。为了解决上述问题，本公开提供一种半导体器件，包括衬底；所述衬底上的栅极；在所述衬底中位于所述栅极两侧的源区和漏区；和所述栅极下方的衬底中的电介质墙，所述电介质墙基本上垂直于所述衬底表面并且位于源区和漏区中的至少一个与相应的栅极侧面之间，所述电介质墙的上端低于衬底表面。根据一种实施方式，所述栅极两侧都可具有所述电介质墙，所述电介质墙可分别与所述栅极的两个侧面基本上对准。根据一种实施方式，所述衬底中还可包括与源区和漏区分别对应的轻掺杂区，所述电介质墙的上端距衬底表面的深度与所述衬底中的轻掺杂区的深度之比可以在0. 5 2之间。根据一种实施方式，所述源区和漏区中的每一个可以是重掺杂区，所述电介质墙的下端距所述电介质墙的上端的距离与所述衬底中的重掺杂区的深度之比可以在0. 8 2之间。根据一种实施方式，所述电介质墙可以包含硅的氧化物、硅的氮化物和硅的氮氧化物中的一种。根据一种实施方式，所述电介质墙的上端距衬底表面的深度可以在15nm到50nm之间，所述电介质墙的高度可以在0. 07iim到0. 3iim之间。 本公开还提供一种用于制造半导体器件的方法，包括下列步骤根据栅极掩模图案在衬底中形成侧壁，所述侧壁基本上垂直于所述衬底表面；在包括所述侧壁的所述衬底上形成电介质层；蚀刻所述电介质层，并且仅在所述侧壁上保留有电介质层作为电介质墙；和通过衬底生长方式填埋所述侧壁,填埋的高度高于所述电介质墙的上端。根据一种实施方式，所述在衬底中形成侧壁的步骤可以包括在衬底上形成与栅极掩模图案对应的具有两个所述侧壁的凸起。根据一种实施方式，所述衬底可以包含依次层叠的具有第一晶向的第一部分和具有第二晶向的第二部分，以及，所述在衬底上形成与栅极掩模图案对应的凸起的步骤可以包括去除所述第一部分的除与栅极掩模图案对应的部分以外的部分。根据一种实施方式，在所述通过衬底生长方式填埋所述侧壁的步骤中，可以在所述两个电介质墙之间生长第一晶向的衬底材料。根据一种实施方式，所述第一晶向可以是〈100〉晶向，所述第二晶向可以是〈110〉晶向，所述用于形成半导体器件的方法可以用于形成NMOS晶体管；或者，所述第一晶向可以是〈110〉晶向，所述第二晶向可以是〈100〉晶向，所述用于形成半导体器件的方法可以用于形成PMOS晶体管。根据一种实施方式，所述去除所述第一部分的除与栅极掩模图案对应的部分以外的部分的步骤可以包括在所述第一部分上形成保护层；在所述保护层上形成抗蚀剂层；和使用栅极掩模图案蚀刻所述第一部分的除与栅极掩模图案对应的部分以外的部分，以及，所述通过衬底生长方式填埋所述侧壁的步骤可以包括在所述两个电介质墙之间以外的区域，生长所述第二晶向的衬底材料；去除所述保护层；以及在所述两个电介质墙之间生长所述第一晶向的衬底材料。根据一种实施方式，所述去除所述第一部分的除与栅极掩模图案对应的部分以外的部分的步骤可以包括在所述第一部分上形成保护层；在所述保护层上形成抗蚀剂；和使用栅极掩模图案蚀刻所述第一部分的除与栅极掩模图案对应的部分以外的部分，以及，所述通过衬底生长方式填埋所述侧壁的步骤可以包括去除所述保护层；以及在所述两个电介质墙之间以外的区域生长所述第二晶向的衬底材料，并且，在所述两个电介质墙之间生长所述第一晶向的衬底材料。根据一种实施方式，所述在衬底中形成侧壁的步骤可以包括在衬底上形成与栅极掩模图案对应的具有两个所述侧壁的凹陷。根据一种实施方式，所述衬底可以包含依次层叠的具有第一晶向的第一部分和具有第二晶向的第二部分，以及，所述在衬底上形成与栅极掩模图案对应的凹陷的步骤可以包括去除所述第一部分的与栅极掩模图案对应的部分以露出所述第二部分。根据一种实施方式，在所述通过衬底生长方式填埋所述侧壁的步骤中，可以在所述两个电介质墙之间生长与衬底的所述第二部分具有相同晶向的衬底材料。根据一种实施方式，所述第一晶向可以是〈100〉晶向，所述第二晶向可以是〈110〉晶向，所述用于形成半导体器件的方法可以用于形成PMOS晶体管；或者，所述第一晶向可以是〈110〉晶向，所述第二晶向可以是〈100〉晶向，所述用于形成半导体器件的方法可以用于形成NMOS晶体管。根据一种实施方式，所述去除所述第一部分的与栅极掩模图案对应的部分以露出所述第二部分的步骤可以包括在所述第一部分上形成保护层；在所述保护层上形成抗蚀剂；和使用栅极掩模图案蚀刻所述第一部分的与栅极掩模图案对应的部分以露出所述第二部分，以及，所述通过衬底生长方式填埋所述侧壁的步骤可以包括在所述两个电介质墙之间，生长所述第二晶向的衬底材料；去除所述保护层；以及在所述两个电介质墙之间以外 的区域生长所述第一晶向的衬底材料。根据一种实施方式，所述去除所述第一部分的与栅极掩模图案对应的部分以露出所述第二部分的步骤可以包括在所述第一部分上形成保护层；在所述保护层上形成抗蚀齐IJ;和使用栅极掩模图案蚀刻所述第一部分的与栅极掩模图案对应的部分以露出所述第二部分，以及，所述通过衬底生长方式填埋所述侧壁的步骤可以包括去除所述保护层；和在所述两个电介质墙之间以外的区域生长所述第一晶向的衬底材料，并且，在所述两个电介质墙之间生长所述第二晶向的衬底材料。根据一种实施方式，用于本文档来自技高网...

【技术保护点】
一种半导体器件，包括：衬底；所述衬底上的栅极；在所述衬底中位于所述栅极两侧的源区和漏区；和所述栅极下方的衬底中的电介质墙，所述电介质墙基本上垂直于所述衬底表面并且位于源区和漏区中的至少一个与相应的栅极侧面之间，所述电介质墙的上端低于衬底表面。

【技术特征摘要】
1.一种半导体器件，包括 衬底； 所述衬底上的栅极； 在所述衬底中位于所述栅极两侧的源区和漏区；和 所述栅极下方的衬底中的电介质墙，所述电介质墙基本上垂直于所述衬底表面并且位于源区和漏区中的至少一个与相应的栅极侧面之间，所述电介质墙的上端低于衬底表面。2.如权利要求I所述的半导体器件，其中 所述栅极两侧都有所述电介质墙，所述电介质墙分别与所述栅极的两个侧面基本上对准。3.如权利要求I或2所述的半导体器件，其中 所述衬底中还包括与源区和漏区分别对应的轻掺杂区，所述电介质墙的上端距衬底表面的深度与所述衬底中的轻掺杂区的深度之比在0. 5 2之间。4.如权利要求I或2所述的半导体器件，其中 所述源区和漏区中的每一个都是重掺杂区，所述电介质墙的下端距所述电介质墙的上端的距离与所述衬底中的重掺杂区的深度之比在0. 8 2之间。5.如权利要求I或2所述的半导体器件，其中 所述电介质墙包含硅的氧化物、硅的氮化物和硅的氮氧化物中的一种。6.如权利要求I或2所述的半导体器件，其中 所述电介质墙的上端距衬底表面的深度在15nm到50nm之间,所述电介质墙的高度在0.07 u m 到 0. 3 u m 之间。7.一种用于制造半导体器件的方法，包括下列步骤 根据栅极掩模图案在衬底中形成侧壁，所述侧壁基本上垂直于所述衬底表面； 在包括所述侧壁的所述衬底上形成电介质层； 蚀刻所述电介质层，并且仅在所述侧壁上保留有电介质层作为电介质墙；和 通过衬底生长方式填埋所述侧壁,填埋的高度高于所述电介质墙的上端。8.如权利要求7所述的方法，其中 所述在衬底中形成侧壁的步骤包括在衬底上形成与栅极掩模图案对应的具有两个所述侧壁的凸起。9.如权利要求8所述的方法，其中 所述衬底包含依次层叠的具有第一晶向的第一部分和具有第二晶向的第二部分，以及所述在衬底上形成与栅极掩模图案对应的凸起的步骤包括去除所述第一部分的除与栅极掩模图案对应的部分以外的部分。10.如权利要求9所述的方法，其中 在所述通过衬底生长方式填埋所述侧壁的步骤中，在所述两个电介质墙之间，生长第一晶向的衬底材料。11.如权利要求9所述的方法，其中 所述第一晶向是〈100〉晶向，所述第二晶向是〈I 10>晶向，所述用于形成半导体器件的方法用于形成NMOS晶体管，或者 所述第一晶向是〈I 10>晶向，所述第二晶向是〈100〉晶向，所述用于形成半导体器件的方法用于形成PMOS晶体管。12.如权利要求10所述的方法，其中 所述去除所述第一部分的除与栅极掩模图案对应的部分以外的部分的步骤包括 在所述第一部分上形成保护层； 在所述保护层上形成抗蚀剂层；和 使用栅极掩模图案，蚀刻所述第一部分的除与栅极掩模图案对应的部分以外的部分，以及 所述通过衬底生长方式填埋所述侧壁的步骤包括 ...

【专利技术属性】
技术研发人员：赵猛，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：