具有镜像互连结构的可编程集成电路制造技术

一种具有镜像互连结构的可编程集成电路(IC)，其中包含水平排列的多个配置(102、104)。每一配置包含一第一逻辑行(106)、一第一互连行(108)、一第二互连行(110)、和一第二逻辑行(112)，以此顺序水平地排列于所述配置内。每一互连行包含可编程互连区块(PIB?130-144、188-196、199)，且每一该第一及第二逻辑行包含可编程逻辑区块(114-128、164-171)。每一可编程互连区块提供多个第一输入(174)及输出(172)端口于一侧。每一可编程逻辑区块提供第二输入(156)及输出(158)端口于一侧。在该第一互连行(108)中的每一可编程互连区块的该第一端口和该一侧与在该第二互连行(110)中的每一可编程互连区块的该第一端口和该一侧彼此呈实体上的镜像关系。在该第一互连行(108)中的可编程互连区块的该第一端口(172、174)耦接至在该第一逻辑行中的可编程逻辑区块的该第二端口(156、158、182、184、186、190、194)。在该第二互连行(110)中的可编程互连区块的该第一端口耦接至在该第二逻辑行中的可编程逻辑区块的该第二端口(160-62、176-180、198)。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术基本上是关于集成电路，特别是关于可编程集成电路。
技术介绍
可编程逻辑组件(programmable logic device ;PLD)是一种众所周知的集成电路，其可以被编定程序以执行特定的逻辑功能。其中一类PLD，现场可编程逻辑门阵列(field programmable gate array ;FPGA),基本上包含一可编程方块的数组。此等可编程方块可以包含，举例而言，输入/输出区块(input/output block ;Ι0Β)、可组构逻辑区块(configurable logic block ;CLB)、专用随机存取存储器区块(dedicated randomaccess memory block ;BRAM)、乘法器(multiplier)、数字信号处理区块(digital signalprocessing block ;DSP)、处理器(processor)、时脉管理器(clock manager)、延迟锁定回路(delay lock loop ;DLL)、等等。·每一可编程方块基本上包含可编程互连结构(programmable interconnect)和可编程逻辑。可编程互连结构一般而言包含透过可编程互连点(programmable interconnectpoint ；PIP)彼此互连的数量庞大的不同长度的互联机。可编程逻辑利用可编程构件实施用户设计的逻辑，可编程构件可以包含，举例而言，函数产生器(function generator)、缓存器(register)、算术逻辑、等等。其通常藉由将组态数据的数据串加载界定可编程构件如何组构的内部组态存储器单元而对可编程互连结构和可编程逻辑进行程序的编定。所述的组态数据可以是读取自存储器(例如，自一外部PR0M)或者透过一外部装置被写入FPGA。个别存储器单元的集体状态从而决定该FPGA的功能。其基本上需要改良可编程集成电路以增加可以实施于可编程集成电路中的用户设计种类。本专利技术可以针对前述之一或多个问题加以解决。
技术实现思路
一可编程集成电路包含多个水平排列于该可编程集成电路中的多个配置。每一配置包含一第一逻辑行、一第一互连行、一第二互连行、和一第二逻辑行，依照左列顺序水平排列于该配置之内。每一上述的第一及第二互连行包含多个可编程互连区块垂直地排列于该互连行之中。上述的第一及第二逻辑行各自均包含多个可编程逻辑区块垂直地排列于上述的逻辑行之中。所述的可编程互连区块各自均提供多个第一输入及输出端口于该可编程互连区块的一侧。所述的可编程逻辑区块各自均提供多个第二输入及输出端口于该可编程逻辑区块的一侧。每一配置的第一互连行中的每一可编程互连区块的该第一端口及该一侧与该配置的第二互连行中的每一可编程互连区块的该第一端口及该一侧彼此呈实体上的镜像关系。每一配置的第一互连行中的可编程互连区块的该第一端口耦接至该配置的第一逻辑行中的可编程逻辑区块的该第二端口。每一配置的第二互连行中的可编程互连区块的该第一端口耦接至该配置的第二逻辑行中的可编程逻辑区块的该第二端口。在某些实施例中，该配置的该互连行中的每一可编程互连区块均耦接至至少四个可编程互连区块，以通过该可编程互连区块其中之一的该第一输出端口及通过该至少四个可编程互连区块的该第一输入端口选择性地将该配置的该逻辑行中的可编程逻辑区块的该第二输入端口耦接至该可编程逻辑区块的该第二输出端口。在某些实施例中，每一配置包含该第一逻辑行、该第一互连行、该第二互连行、和该第二逻辑行，依照此顺序由左至右水平排列于该配置之内。该可编程逻辑区块的该一侧是每一第一逻辑行中的可编程逻辑区块的一右侧及每一第二逻辑行中的可编程逻辑区块的一左侧。该可编程互连区块的该一侧是每一第一互连行中的可编程互连区块的一左侧及每一第二互连行中的可编程互连区块的一右侧。 在某些实施例中，每一配置的该第一逻辑行中的可编程逻辑区块的该右侧毗连该配置的该第一互连行中的可编程互连区块的该左侧；以及每一配置的该第二互连行中的可编程互连区块的该右侧毗连该配置的该第二逻辑行中的可编程逻辑区块的该左侧。在某些实施例中，每一配置的该第一互连行中的每一可编程互连区块与每一配置的该第二互连行中的每一可编程互连区块均呈功能上的镜像关系。每一配置的每一逻辑行中的可编程逻辑区块均具有多个型态中的一同一型态。对于每一该型态，每一配置的该第一逻辑行中具有该型态的每一可编程逻辑区块与每一配置的该第二逻辑行中具有该型态的每一可编程逻辑区块均呈实体上的镜像关系。在某些实施例中，每一该配置还包含一共用行水平配置于该第一互连行和该第二互连行之间并与其毗连。该第一及第二互连行中的每一可编程互连区块均选择性地将该共用行的多个时脉及控制线各自耦接至该可编程互连区块的该第一输出端口所耦接的该第二输入端口中的至少其中之一。在某些实施例中，对于在该可编程集成电路中相邻至一第二配置的该第一逻辑行的一第一配置的该第二逻辑行在该第二及第一逻辑行中的每一可编程逻辑区块在与该可编程逻辑区块的该一侧对立的另一侧均具有多个第三端口 ；以及该第二及第一逻辑行中的可编程逻辑区块均通过该第三端口耦接。在某些实施例中，每一配置的该第一逻辑行中的可编程逻辑区块的该一侧毗连该配置的该第一互连行中的可编程互连区块的该一侧；以及每一配置的该第二逻辑行中的可编程逻辑区块的该一侧毗连该配置的该第二互连行中的可编程互连区块的该一侧。在某些实施例中，每一配置的每一逻辑行中的可编程逻辑区块均具有多个型态中的同一型态。在某些实施例中，每一配置的该第一逻辑行中的第一多个群组可编程逻辑区块对应至该配置的该第一互连行中的第二多个群组可编程互连区块。该第二逻辑行中的第三多个组群可编程逻辑区块对应至该配置的该第二互连行中的第四多个群组可编程互连区块。对于每一该第一群组中的一第一数目的可编程逻辑区块以及每一该第二群组中的一第二数目的可编程互连区块，该第一和第二数目分别是二和一、一和一、一和二、一和三、一和四、或者一和五。对于每一该第三群组中的一第三数目的可编程逻辑区块以及每一该第四群组中的一第四数目的可编程互连区块，该第三和第四数目分别是二和一、一和一、一和二、一和三、一和四、或者一和五。在某些实施例中，对于每一该型态，具有该型态且位于该配置的该第一逻辑行中的每一可编程逻辑区块与具有该型态且位于该配置的该第二逻辑行中的每一可编程逻辑区块均呈实体上的镜像关系。在某些实施例中，该配置其中之一的该第一逻辑行中的每一可编程逻辑区块与该配置其中之一的该第二逻辑行中的每一可编程逻辑区块均呈实体上的镜像关系。在某些实施例中，每一配置的该第一逻辑行中的每一可编程逻辑区块的每一该第二输入端口均选择性地耦接至该配置的该第二逻辑行中的至少三个可编程逻辑区块的该第二输出端口中的至少其中之一。该第二输入端口选择性地耦接至完全位于该配置的该互连行的一区域内且未进入该配置的该逻辑行之一区域的至少三个可编程逻辑区块的至少一第二输出端口。其应理解，许多其他实施例将于以下实施方式段落中提出，并于申请专利范围中界定。 附图说明配合图式的详细说明使得本专利技术的各个特色及优点趋于明显，其中图I是一示范性可编程集成电路的方块图；图2是一示范性可编程逻辑组件的布局示意图；以及图3本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：崔佛·J·包尔，朗马克立斯纳·K·唐尼克拉，史蒂芬·P·杨，
申请(专利权)人：吉林克斯公司，
类型：发明
国别省市：