本发明专利技术涉及包括I/O堆叠的系统以及用于制造此类系统的方法。描述了包括输入/输出(I/O)堆叠的系统以及制造此系统的方法。在一个实施中，该方法包括堆叠包括I/O元件和排除逻辑元件的I/O管芯。同样在一个实施中，该方法还包括关于该I/O管芯堆叠集成电路管芯。该集成电路包括逻辑元件并且排除I/O元件。该I/O管芯与该集成电路管芯的分离提供了各种益处，诸如每个管芯的独立开发，以及相比于传统管芯在I/O管芯的I/O衬底上更多的用于I/O元件的空间。空间的增加允许集成电路管芯的新工艺代，其中增加数量的逻辑元件配合在集成电路管芯的衬底上的相同表面面积内。
【技术实现步骤摘要】
本专利技术一般地涉及输入/输出(I/O)堆叠。
技术介绍
在每个新一代的半导体エ艺中，能够观测到多种改变，诸如，增加的エ艺和加工(tooling)成本，增加设计、验证和测试成本以及增加开发和部署时间。这些改变的速率大于器件的输入/输出(1/0)的需求的改变速率。此外，每个新エ艺代提供的改进的逻辑和存储面积的缩减与包括1/0和非逻辑结构的电路不成比例，电路诸如，例如，模拟锁相环(PLL)、电压调节器以及静电放电(ESD)结构，因为这些电路使用厚氧化物晶体管。许多半导体器件变得被管芯的1/0束缚，并且每个新エ艺中的逻辑和存储密度有时也受到1/0数量的限制。
技术实现思路
本专利技术的实施例涉及1/0堆叠和系统及其制造方法。该方法包括堆叠包括1/0元件和排除逻辑元件的I/o管芯。该方法进ー步包括关于1/0管芯堆叠集成电路管芯。该集成电路包括逻辑元件并且排除I/o元件。该1/0管芯与该集成电路管芯的分离提供了各种益处，诸如每个管芯的独立开发，以及相比于传统管芯在I/O管芯的1/0衬底上更多的用于I/o元件的空间。空间上的増加允许集成电路管芯的新エ艺代，其中在集成电路管芯的衬底上的相同表面面积内可以适配更多的逻辑元件。在各种实施例中，集成电路管芯上的逻辑元件的数量可以比集成电路管芯上的I/O元件的数量大。此外，1/0管芯上的1/0元件的数量可能大于1/0管芯上的逻辑元件的数量。在一方面中，提供了一种用于制造I/o堆叠的方法。该方法的一个实施例包括关于集成电路管芯堆叠包括第一组元件的I/o管芯。该集成电路包括不同于1/0元件的第二组元件。第一组的元件不同于逻辑元件。此外，第一组元件包括多个I/o元件以及第ニ组元件包括多个逻辑元件。在另一方面中，提供了ー种1/0堆叠。在一个实施例中，1/0堆叠包括1/0管芯以及关于I/o管芯堆叠的集成电路管芯。该I/O管芯包括多个1/0元件并且排除逻辑元件，并且集成电路管芯包括多个逻辑元件并且排除I/o元件。1/0管芯与集成电路管芯的分离允许利用其他集成电路(包括升级的集成电路)重用1/0管芯。此外，对于相同量的集成电路管芯的逻辑元件，该分离相比于传统管芯中适配的I/o元件允许在I/O管芯上适配更多的I/O元件。附图说明通过參考结合附图的下述描述将会最佳理解本专利技术，该附图说明了本系统和方法的具体实施例。图I示出了根据本专利技术的一个实施例的集成电路管芯的实施例的示例性框图。图2示出了根据本专利技术的一个实施例的集成电路管芯的逻辑阵列块的实施例的示例性框图。图3示出了根据本专利技术的一个实施例的逻辑阵列块的逻辑元件的实施例的示例性电路图。图4示出了根据本专利技术的一个实施例的集成电路管芯的接ロ单元的实施例的示 例性框图。图5示出了根据本专利技术的一个实施例的输入/输出(I/O)管芯的实施例的示例性框图。图6示出了根据本专利技术的一个实施例的I/O管芯的I/O元件的实施例的示例性框图。图7示出了根据本专利技术的一个实施例的用于冗余的I/O电路的实施例的示例性电路图。图8A示出了根据本专利技术的一个实施例的I/O系统的实施例的示例性主视图。图8B示出了根据本专利技术的一个实施例的图8A的I/O系统的I/O衬底的上表面的示例性顶视图。图8C示出了根据本专利技术的一个实施例的I/O衬底的下表面的示例性仰视图。图8D示出了根据本专利技术的一个实施例的图8A的I/O系统的集成电路管芯的上表面的示例性顶视图。图9示出了根据本专利技术的一个实施例的I/O系统的另一个实施例的示例性主视图。图IOA示出了根据本专利技术的一个实施例的I/O系统的又一个实施例的示例性主视图。图IOB示出了根据本专利技术的一个实施例的图IOA的I/O系统的集成电路管芯的实施例的示例性顶视图。图IOC示出了根据本专利技术的一个实施例的图IOA的I/O系统的I/O管芯的实施例的示例性仰视图。图11示出了根据本专利技术的一个实施例的I/O系统的另一个实施例的示例性主视图。图12示出了根据本专利技术的一个实施例的为集成电路管芯提供功率的配电网络的实施例的示例性电路图。图13示出了根据本专利技术的一个实施例的为I/O管芯提供功率的配电网络的实施例的示例性框图。图14示出了根据本专利技术的一个实施例的用于执行用于编译图8A、图9、图IOA和图11的I/O系统的配置的编译方法的计算机系统的示例性框图。图15示出了根据本专利技术的一个实施例的编译方法的实施例的示例性流程图。图16示出了用于说明应用根据本专利技术的一个实施例的应用制造I/O堆叠的方法的实施例的益处的示例性图表。具体实施例方式图I示出了根据本专利技术的一个实施例的集成电路管芯100的实施例的示例性框图。集成电路管芯100包括集成电路衬底(未示出)和集成电路102，在一个实施例中集成电路102为现场可编程门阵列(FPGA)。集成电路102包括多个块104、时钟网络106以及多个接ロ层108、110、112。为避免弄乱图1，图I中仅ー些块(但不是所有块)用參考数字104标记。多个接ロ层包括内部接ロ层108、中间接ロ层110以及外部接ロ层112。多个接ロ层108、110和112增加了输入/输出(I/O)管芯的对接容量并减小了集成电路管芯100 和I/O管芯之间的信号拥塞。每个接ロ层108、110和112包括多个接ロ单元114，为避免弄乱图1，仅ー些(但不是所有)接ロ単元这样进行了标记。每个块104可以为逻辑阵列块(LAB)、嵌入阵列块(EAB)、数字信号处理(DSP)块和/或缓冲器，仅举几个例子。例如，在一个实施例中，所有的块104为LAB。在另ー个实施例中，LAB和缓冲器可以在集成电路102内间歇地放置(laid)。在这个示例性实施例中，块104的列116包括LAB, 104的相邻列118包括缓冲器，块104的相邻列120包括LAB,以此类推。在另ー个实施例中，ー个列，例如，块104的列122包括EAB。EAB可以为随机访问存储器(RAM)块。块104可以包括一个或多个寄存器或ー个或多个数学元件，例如加法器或乘法器。在一个实施例中，DSP块、EAB、寄存器或时钟网络106包括薄氧化物晶体管。必须注意到集成电路102不包括任何I/O元件或其可以具有最少数量的I/O元件。I/O元件在下面描述。块104可以通过多个互连接相互连接，互连接例如多个水平互连接124和竖直互连接126。水平互连接124位于块104之间行中并且竖直互连接126位于块104之间的列中。时钟网络106覆盖在块104上以向块104、水平互连接124和/或竖直互连接126传送时钟信号。在一个实施例中，时钟网络106生成(span)为H-树结构。例如,集成电路管芯100可以是对称的并且块104可以跨集成电路管芯100均匀分布以及时钟网络106可以以H-树结构生成。在一个实施例中，对称的集成电路管芯实现与包括传统FPGA的传统管芯相同的性能或比其更好的性能。例如，在一个实施例中，集成电路102的最大频率与传统管芯相同或比其更好并且具有与传统FPGA相似的定时性能。外部接ロ层112包括外部全局线128，中间接ロ层110包括中间全局线130，以及内部接ロ层108包括内部全局线132。中间全局线130通过开关134与内部全局线132耦合并且中间全局线130通过开关136与外部全局线128耦合。开关134或136可本文档来自技高网...
【技术保护点】
【技术特征摘要】
2011.03.11 US 13/0462471.一种系统，包括 包括第一多个元件的I/o管芯，其中所述第一多个元件包括比逻辑元件多的I/O元件；以及 与所述I/o管芯耦合的集成电路管芯，其中所述集成电路管芯包括第二多个元件，其中所述第二多个元件包括比I/o元件多的逻辑元件。2.如权利要求I所述的系统，其中所述I/O管芯在所述集成电路管芯之上堆叠，其中所述I/O管芯中的逻辑元件的数量为零，并且所述集成电路管芯中的I/O元件的数量为零。3.如权利要求I所述的系统，其中所述I/o管芯包括I/O衬底并且所述集成电路管芯包括集成电路衬底，所述系统进ー步包括 在所述I/o管芯的所述I/O衬底的下表面之下的凸块阵列；以及在所述集成电路管芯的所述集成电路衬底的上表面之上的凸块阵列，其中所述I/o管芯的凸块阵列可配置成与所述集成电路管芯的凸块阵列对齐。4.如权利要求I所述的系统，其中所述I/O管芯在所述集成电路管芯之上堆叠，其中所述I/O管芯包括I/O焊垫和I/O衬底，其中所述集成电路管芯包括集成电路衬底，所述系统进ー步包括 外部连接的衬底，其中所述集成电路衬底堆叠在所述外部连接的衬底之上；以及 可配置为将上述I/o管芯的I/O焊垫与所述外部连接的衬底结合的引线结合。5.如权利要求4所述的系统，进一歩包括跨上述外部连接的衬底的通孔。6.如权利要求I所述的系统，其中所述I/O管芯包括I/O衬底，所述系统进ー步包括 在所述I/o衬底的上表面之上的I/O焊垫阵列；以及 有源缓冲器的多个层级。7.如权利要求6所述的系统，进一歩包括 与有源缓冲器的层级相邻的无源I/o缓冲器的层级；以及 可配置为响应于在有源缓冲器的层级之一处发生的故障从有源缓冲器的层级之一至无源缓冲器的层级建立连接。8.如权利要求6所述的系统，进一歩包括所述I/O衬底的上表面之上的减噪器件和逻辑块，其中所述减噪器件可配置为减少所述I/O管芯的I/O元件之间的噪声，以及其中上述逻辑块可配置以存储数据。9.如权利要求I所述的系统,其中所述集成电路管芯包括集成电路衬底,所述系统进ー步包括在所述集成电路衬底的上表面之上的多个接ロ层。10.如权利要求9所述的系统，其中每个接ロ层包括驱动器、复用器和全局线。11.如...
【专利技术属性】
技术研发人员：林翠佩，J·普洛夫斯基，陈意良，张德忠，
申请(专利权)人：阿尔特拉公司，
类型：发明
国别省市：
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