一种制作晶体管和半导体器件的方法技术

提供了一种制作晶体管和半导体器件的方法。制作晶体管的方法可以包括：在半导体衬底上确定有源区，在所述有源区上形成栅叠层或伪栅叠层、源漏延伸区、侧墙和源漏区，所述源漏延伸区嵌于所述有源区中且自对准于所述栅叠层或伪栅叠层两侧，所述侧墙环绕所述栅叠层或伪栅叠层，所述源漏区嵌于所述有源区中且自对准于所述侧墙外；至少去除部分所述侧墙，以暴露部分所述有源区；形成层间介质层，所述层间介质层覆盖所述栅叠层或伪栅叠层、所述侧墙和暴露的所述有源区，所述层间介质层材料的介电常数小于被去除的所述侧墙材料的介电常数。利于减小栅极区域和源漏区之间以及栅极区域和接触塞之间的电容。

【技术实现步骤摘要】

本专利技术通常涉及半导体技术，更具体地涉及。
技术介绍
随着例如金属氧化物半导体场效应晶体管(MOSFET)的晶体管尺寸的逐渐缩小，晶体管的栅极区域和源漏区之间的距离以及栅极区域和接触塞之间的距离也逐渐缩小。从电容计算公式C=kA/d可知，电容与距离d成反比，与介电常数k值成正比。这就意味着随着栅极区域和源漏区之间距离逐渐缩小甚至接近于零，栅极区域和源漏区之间的电容将迅速增大。类似地，栅极区域和接触塞之间的电容也会迅速增大。这将使得晶体管的总电容显著增大，进而将会大大影响晶体管的速度和性能。 在本领域中，通常认为k值大于25的材料为高k材料，k值小于8. 0但大于3. 85的材料为中k材料，k值小于3. 85的材料为低k材料。在现有技术中，本领域技术人员为了降低栅极区域和源漏区之间以及栅极区域和接触塞之间的电容，曾经设想使用k值不太高的氮化物(诸如氮化硅)作为间隔层，并同时阻止外界氧气在高温退火时进入栅极。然而，由于氮化硅的k值大约为7，属于中k材料，所以随着晶体管尺寸的进一步减小，栅极区域和源漏区之间以及栅极区域和接触塞之间的电容仍会显著增加，从而对晶体管的速度和性能的改进非常有限。为此，在本领域中存在对于晶体管技术进行改进的迫切需要。
技术实现思路
有鉴于此，本专利技术提供，其能够解决或者至少缓解现有技术中存在的至少一部分缺陷。根据本专利技术的第一个方面，提供了一种制作晶体管的方法，包括下列步骤在半导体衬底上确定有源区，在所述有源区上形成栅叠层或伪栅叠层、源漏延伸区、侧墙和源漏区，所述源漏延伸区嵌于所述有源区中且自对准于所述栅叠层或伪栅叠层两侧，所述侧墙环绕所述栅叠层或伪栅叠层，所述源漏区嵌于所述有源区中且自对准于所述侧墙外； 至少去除部分所述侧墙，以暴露部分所述有源区； 形成层间介质层，所述层间介质层覆盖所述栅叠层或伪栅叠层、所述侧墙和暴露的所述有源区，所述层间介质层材料的介电常数小于被去除的所述侧墙材料的介电常数。在本专利技术的一个实施方式中，在形成层间介质层后，还包括 在所述层间介质层中形成接触孔，以暴露部分所述有源区； 在暴露的所述有源区上形成接触层。在本专利技术的另一个实施方式中，形成所述接触层的步骤包括 形成金属层，以覆盖所述接触孔的侧壁和暴露的所述有源区；进行退火，使得所述金属层材料与暴露的所述有源区反应以形成金属半导体材料； 去除未反应的所述金属层材料。在本专利技术的再一个实施方式中，所述侧墙包括侧墙基层和形成于所述侧墙基层上的主侧墙，且所述主侧墙材料的介电常数大于所述侧墙基层材料的介电常数时，至少去除部分所述侧墙的步骤包括去除所述主侧墙。在本专利技术的又一个实施方式中，所述半导体衬底材料为硅、所述侧墙基层材料为氧化硅、所述主侧墙材料为氮化硅时，所述层间介质层材料的介电常数小于氮化硅的介电常数。在本专利技术的另一个实施方式中，所述层间介质层材料的介电常数小于氧化硅的介电常数。在本专利技术的再一个实施方式中，所述半导体衬底材料为硅时，所述层间介质层材 料为碳掺杂的氧化硅玻璃。在本专利技术的又一个实施方式中，在形成层间介质层后，还包括 平坦化所述层间介质层，以暴露所述伪栅叠层； 去除所述伪栅叠层，以形成空腔； 在所述空腔中形成栅叠层。根据本专利技术的第二个方面，提供了一种制作半导体器件的方法，可以包括上述的制作晶体管方法的步骤。借助于本专利技术的制作晶体管的方法，通过在利用侧墙环绕栅叠层或伪栅叠层后，再至少去除部分所述侧墙，以暴露部分所述有源区，再以其介电常数小于被去除的所述侧墙材料的介电常数的层间介质层覆盖所述栅叠层或伪栅叠层、所述侧墙和暴露的所述有源区，即，以介电常数更小的层间介质层材料替代原侧墙材料在栅极区域和源漏区之间以及栅极区域和接触塞之间形成隔离，相当于减小了栅极区域和源漏区之间以及栅极区域和接触塞之间的介电常数，进而使减小栅极区域和源漏区之间以及栅极区域和接触塞之间的电容成为可能，利于改善晶体管的性能。通过在形成层间介质层后再形成接触层，利于减少去除至少部分侧墙时采用的工艺对已形成的接触层造成的损伤。附图说明通过对结合附图示出的实施方式进行详细说明，本专利技术的上述以及其他特征将更加明显，其中 图I示意性地示出了根据本专利技术一个实施方式的制作晶体管方法的流程图。图2至图6示意性地示出了根据本专利技术一个实施方式制作晶体管时各中间结构的结构剖示图。具体实施例方式首先需要指出的是，在本专利技术中提到的关于位置和方向的术语，诸如“上”、“下”等，是从附图的纸面正面观察时所指的方向。因此本专利技术中的“上”、“下”等关于位置和方向的术语仅仅表示附图所示情况下的相对位置关系，这只是出于说明的目的而给出的，并非意在限制本专利技术的范围。下面，将结合附图对本专利技术提供的方案进行详细地说明。图2至图6是以硅衬底作为实例示出，然而除了硅衬底之外，也可以使用硅锗衬底、III - V族元素化合物衬底、碳化硅衬底、SOI (绝缘体上的硅)衬底等任何适当的半导体衬底。因此，本专利技术并不局限于示出的娃衬底的情形。如图I和图2所示，在步骤SlOl中，在半导体衬底100上确定有源区(activearea)，在所述有源区上形成栅叠层或伪栅叠层102、源漏延伸区106、侧墙104和源漏区108，所述源漏延伸区106嵌于所述有源区中且自对准于所述栅叠层或伪栅叠层102两侧，所述侧墙104环绕所述栅叠层或伪栅叠层102，所述源漏区108嵌于所述有源区中且自对准于所述侧墙104外。所述栅叠层或伪栅叠层102可以包括形成于所述有源区上的栅介质层和形成于栅介质层上的栅电极。在本实施例中，所述栅介质层可以为氧化硅、氮化硅及其组合形成， 在其他实施例中，也可以是高K介质(可采用化学气相淀积工艺形成)，例如，HfO2, HfSiO,HfSiON, HfTaO, HfTiO, HfZrO, A1203、La203、ZrO2, LaAlO 中的一种或其组合，其厚度可以为2nm-10nm。所述栅电极可以是掺杂或未掺杂的多晶硅、掺杂或未掺杂的多晶SiGe、非晶硅，和/或金属(如Ti、Co、Ni、Al或W中的一种或其组合)，其中，所述伪栅叠层中的栅电极也可为掺杂或未掺杂的氧化硅及氮化硅、氮氧化硅和/或碳化硅，其厚度可以为10nm-80nm。此外，在所述伪栅叠层中，也可以不包括所述栅介质层。接着，以所述栅叠层或伪栅叠层102为掩膜，自对准形成源漏延伸区106 ;再形成环绕所述栅叠层或伪栅叠层102的侧墙104。所述侧墙104材料可为不含氧的电介质材料(如氮化硅或碳化硅)，也可为叠层结构(如ON结构，即，与所述栅叠层或伪栅叠层102相接的部分是氧化硅层，氧化硅层上还承载有氮化硅层，所述氧化硅层和氮化硅层共同构成侧墙104 ;类似地，氧化硅层上还可承载其他不含氧的电介质材料以共同构成侧墙104)。不含氧的电介质材料可以防止在晶体管制作的过程中因使用高温退火工艺造成外界氧气或者氧离子与金属材料制成的栅极反应，从而影响晶体管的性能甚至于集成电路的性能。由于氮化娃的介电常数大约为7,低于SiC的介电常数9. 66,因此优选氮化娃作为侧墙材料。然后，在半导体衬底上形成源漏区。具体地，可以以一定的剂量注入离子从而形成掺杂区域，然后进行退火，使得注入的离子的分布和活性能够达到预期的目的。例如本文档来自技高网...

【技术保护点】
一种制作晶体管的方法，包括下列步骤：在半导体衬底上确定有源区，在所述有源区上形成栅叠层或伪栅叠层、源漏延伸区、侧墙和源漏区，所述源漏延伸区嵌于所述有源区中且自对准于所述栅叠层或伪栅叠层两侧，所述侧墙环绕所述栅叠层或伪栅叠层，所述源漏区嵌于所述有源区中且自对准于所述侧墙外；至少去除部分所述侧墙，以暴露部分所述有源区；形成层间介质层，所述层间介质层覆盖所述栅叠层或伪栅叠层、所述侧墙和暴露的所述有源区，所述层间介质层材料的介电常数小于被去除的所述侧墙材料的介电常数。

【技术特征摘要】

【专利技术属性】
技术研发人员：尹海洲，骆志炯，朱慧珑，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：