减少金属栅电极和接触孔之间寄生电容的方法技术

本发明专利技术提供了一种减少金属栅电极和接触孔之间寄生电容的方法，按照后栅极工艺将替代栅极去除形成沟槽后，预先在沟槽的内部两侧制作侧壁层，该侧壁层将金属栅电极和接触孔间隔开一定距离，这样就可以在刻蚀接触孔时，将位于金属栅电极两侧的高介电常数的栅氧化层一同去除，因此金属栅电极和接触孔之间由于不再存在高介电常数的栅氧化层，所以寄生电容大大减少，有效克服了所形成的半导体器件信号延迟或功耗增加的缺陷。

【技术实现步骤摘要】

本专利技术涉及半导体逻辑电路制造领域，特别涉及一种。
技术介绍
目前，高介电常数绝缘材料和金属栅电极将被用于制造逻辑电路器件。为了控制短沟道效应，更小尺寸器件要求进一步提高栅电极电容。这能够通过不断减薄栅氧化层的厚度而实现，但随之而来的是栅电极漏电流的提升。当二氧化硅作为栅氧化层，厚度低于5.0纳米时，漏电流就变得无法忍受了。解决上述问题的方法就是使用高介电常数绝缘材料取代二氧化硅，高介电常数绝缘材料可以为铪硅酸盐、铪硅氧氮化合物、 铪氧化物等，介电常数一般都大于15，采用这种材料能够进一步提高栅电容，同时栅漏电流又能够得到明显的改善。对于相同的栅氧化层厚度，将高介电常数绝缘材料与金属栅电极搭配，其栅电极漏电流将减少几个指数量级，而且用金属栅电极取代多晶硅栅电极解决了高介电常数绝缘材料与多晶硅之间不兼容的问题。现有技术利用后栅极工艺制作金属栅电极的方法包括以下步骤，下面结合图Ia 至图Ie进行说明。步骤11、如图Ia所示，在半导体衬底100的有源区101上依次形成界面层102和多晶硅栅极103。其中，界面层102极薄，一般为氧化硅层，或者氮氧化硅层。步骤12、如图Ib所示，在半导体衬底100的表面上，未形成有界面层102和多晶硅栅极103的位置沉积层间介质层(ILD) 104，所述层间介质层104沉积的高度与多晶硅栅极 103齐平。层间介质层的材料一般为氧化硅层。步骤13、如图Ic所示，将多晶硅栅极103从掩埋的层间介质层104中去除形成沟槽。一般采用湿法(wet clean)去除，具体采用硝酸和双氧水酸溶去除。步骤14、如图Id所示，依次沉积具有高介电常数的栅氧化层和金属栅电极的材料，沉积时该具有高介电常数的栅氧化层还会覆盖层间介质层104的表面，金属栅电极材料覆盖具有高介电常数的栅氧化层表面，然后通过化学机械研磨(CMP)，对金属栅电极材料和具有高介电常数的栅氧化层依次进行抛光，至显露出层间介质层104，以形成具有高介电常数的栅氧化层105和金属栅电极106。其中，作为金属栅电极的材料可以为钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)中的任意两种或者三种的组合。步骤15、如图Ie所示，在金属栅电极106的两侧有源区101的上方，对层间介质层 104进行刻蚀，形成接触孔(CT) 107。填充金属后的接触孔用于与后段工艺中的金属互连层进行电性互连。需要注意的是，从图Ie可以看出，在接触孔107与金属栅电极106之间存在高介电常数的栅氧化层105和层间介质层104，而高介电常数的栅氧化层105由于其极高的介电常数大大增加了接触孔107与金属栅电极106之间的寄生电容。因此会导致所形成的半导体器件信号延迟或功耗增加的缺陷。
技术实现思路
有鉴于此，本专利技术解决的技术问题是如何降低接触孔与金属栅电极之间的寄生电容。为解决上述技术问题，本专利技术的技术方案具体是这样实现的本专利技术公开了一种，该方法包括在半导体衬底的有源区上依次形成界面层和替代栅极；在半导体衬底的表面上，未形成有界面层和替代栅极的位置沉积层间介质层；将替代栅极从掩埋的层间介质层中去除形成沟槽；沉积具有高介电常数的栅氧化层；所述具有高介电常数的栅氧化层覆盖沟槽的底部、侧壁和外部；形成附着于具有高介电常数的栅氧化层表面的沟槽内部两侧的侧壁层；沉积金属栅电极材料，并对所述金属栅电极材料和具有高介电常数的栅氧化层进行化学机械研磨，至显露出层间介质层，形成金属栅电极；刻蚀位于所述沟槽侧壁的具有高介电常数的栅氧化层以及与其接触的层间介质层，形成与有源区接触的接触孔。 所述侧壁层为氮化硅层。该方法进一步包括在沉积具有高介电常数的栅氧化层之后，形成附着于沟槽两侧的侧壁层之前，在具有高介电常数的栅氧化层表面沉积氧化硅层的步骤；在形成附着于沟槽两侧的侧壁层之后，沉积金属栅电极材料之前，对所述氧化硅层进行刻蚀，至显露出具有高介电常数的栅氧化层的步骤。所述侧壁层为氧化硅层。所述界面层为氧化硅层或者氮氧化硅层。所述替代栅极为多晶硅栅极。所述层间介质层为氧化硅层。由上述的技术方案可见，本专利技术关键的是预先在沟槽的内部两侧制作侧壁层，该侧壁层将金属栅电极和接触孔间隔开一定距离，这样就可以在刻蚀接触孔时，将位于金属栅电极两侧的高介电常数的栅氧化层一同去除，因此金属栅电极和接触孔之间由于不再存在高介电常数的栅氧化层，所以寄生电容大大减少，有效克服了所形成的半导体器件信号延迟或功耗增加的缺陷。附图说明图Ia至Ie为现有技术中利用后栅极工艺制作金属栅电极的具体过程的结构示意图。图2为本专利技术优选实施例为流程图。图加至图池为本专利技术与图2方法相对应的具体结构示意图。具体实施方式为使本专利技术的目的、技术方案、及优点更加清楚明白，以下参照附图并举实施例， 对本专利技术进一步详细说明。本专利技术利用示意图进行了详细描述，在详述本专利技术实施例时，为了便于说明，表示结构的示意图会不依一般比例作局部放大，不应以此作为对本专利技术的限定，此外，在实际的制作中，应包含长度、宽度及深度的三维空间尺寸。本专利技术优选实施例为流程图如图2 所示，下面结合图加至图进行详细说明，其包括以下步骤步骤21、如图加所示，在半导体衬底100的有源区101上依次形成界面层102和多晶硅栅极103。其中，界面层102极薄，一般为氧化硅层，或者氮氧化硅层。需要说明的是，因为最终形成的是金属栅电极，多晶硅栅极103会被金属栅电极替代，也就是说多晶硅栅极103最终是不存在的，所以作为多晶硅栅极的替代栅极的材料可以有多种，本专利技术实施例中替代栅极的材料为多晶硅。步骤22、如图2b所示，在半导体衬底100的表面上，未形成有界面层102和多晶硅栅极103的位置沉积层间介质层(ILD) 104，所述层间介质层104沉积的高度与多晶硅栅极 103齐平。层间介质层的材料一般为氧化硅层。步骤23、如图2c所示，将多晶硅栅极103从掩埋的层间介质层104中去除形成沟槽。一般采用湿法(wet clean)去除，具体采用硝酸和双氧水酸溶去除。步骤M、如图2d所示，依次沉积具有高介电常数的栅氧化层205、氧化硅层206和氮化硅层207，所述具有高介电常数的栅氧化层205覆盖沟槽的底部、侧壁和外部。其中，高介电常数绝缘材料可以为铪硅酸盐、铪硅氧氮化合物、铪氧化物等，介电常数一般都大于15，根据公知常识，由于其比由氧化硅构成的普通栅氧化层的介电常数高很多，所以称之为具有高介电常数的栅氧化层。 步骤25、如图iq所示，对所述氮化硅层207进行各向异性刻蚀，形成附着于氧化硅层表面的沟槽内部两侧的氮化硅侧壁层207’。形成氮化硅侧壁层207’是本专利技术的关键步骤，该侧壁层将金属栅电极和后续形成的接触孔间隔开一定距离。步骤沈、如图2f所示，对所述氧化硅层206进行刻蚀，至显露出具有高介电常数的栅氧化层。此时，氧化硅层206经过刻蚀之后，未被覆盖部分全部去除，保留位于沟槽侧壁和底部的部分氧化硅层206’。该步骤的主要目的是为了后续将金属栅电极和具有高介电常数的栅氧化层接触。步骤27、如图2g所示，沉积金属栅电极材料，并对所述金属栅电极材料和具有高介电常数的栅氧化层205进行化学机械研磨，至显露出层间介质层104，形成金属栅电极 208。其中，所沉积的金属栅电极材料会填充满整个沟本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种减少金属栅电极和接触孔之间寄生电容的方法，该方法包括在半导体衬底的有源区上依次形成界面层和替代栅极；在半导体衬底的表面上，未形成有界面层和替代栅极的位置沉积层间介质层；将替代栅极从掩埋的层间介质层中去除形成沟槽；沉积具有高介电常数的栅氧化层；所述具有高介电常数的栅氧化层覆盖沟槽的底部、 侧壁和外部；形成附着于具有高介电常数的栅氧化层表面的沟槽内部两侧的侧壁层；沉积金属栅电极材料，并对所述金属栅电极材料和具有高介电常数的栅氧化层进行化学机械研磨，至显露出层间介质层，形成金属栅电极；刻蚀位于所述沟槽侧壁的具有高介电常数的栅氧化层以及与其接触的层间介质层，形成与有源区接触的接触孔。2.如权利要求1所...

【专利技术属性】
技术研发人员：刘金华，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：