具有带凹口的鳍片结构的晶体管及其制造方法技术

一种晶体管包括被浅沟槽隔离层覆盖的带凹口的鳍片。可使用一个或多个凹口，凹口的尺寸可沿着鳍片的横向方向变化。在一些实施例中，使用根据硅取向选择性的各向异性湿法蚀刻形成凹口。示例性的湿法蚀刻剂为四甲基氢氧化铵(TMAH)或氢氧化钾。

【技术实现步骤摘要】

本专利技术大体上涉及集成电路器件，更具体地说是涉及用于形成鳍片场效应晶体管 (FinFETs)的结构和方法。
技术介绍
在快速发展的半导体制造工业中，可在许多逻辑和其它应用中使用互补金属氧化物半导体(CMOS)FinFET器件且可将其整合到各种不同类型的半导体器件中。FinFET器件一般包括其中形成了晶体管的沟道和源极/漏极区域的具有高纵横比的半导体鳍片。栅极在一部分半导体鳍片的侧边上且沿着所述侧边形成。FinFET中的沟道和源极/漏极区域的增加了的表面积带来更快、更可靠和更好控制的半导体晶体管器件。然而，目前的FinFET技术具有挑战。例如，沟道通常从块状衬底形成且易受晶体管底部的沟道穿通效应的影响。沟道穿通效应为一种情况其中源极的耗尽层与漏极穿过即使处于平衡的衬底互相连接。在低栅极电压下，通过来自漏极的电场将穿通电流穿过本征电势的鞍点注入漏极区域。这种效应加快了 FinFET的损坏。因此，继续寻找用于FinFET器件的改进过的制造方法和结构。
技术实现思路
针对现有技术中的缺陷，本专利技术提供了一种装置，包括半导体衬底；在所述衬底上的鳍片场效应晶体管(FinFET)，所述FinFET具有带凹口的鳍片；和浅沟槽隔离(STI) 层，覆盖和填充所述带凹口的鳍片的凹口部分。根据本专利技术所述的装置，其中在所述凹口边缘上的所述鳍片的最窄部分具有沿着所述鳍片的横向方向的变化宽度。根据本专利技术所述的装置，其中在所述FinFET的栅极部分下的所述变化宽度最小。根据本专利技术所述的装置，其中在所述FinFET的栅极部分下的所述鳍片的最窄部分具有零宽度。根据本专利技术所述的装置，其中所述带凹口的鳍片包括一个或多个在所述带凹口的鳍片的每一侧上的纵向凹口。根据本专利技术所述的一种装置，包括半导体衬底；在所述衬底上的鳍片场效应晶体管(FinFET)，其中FinFET包括具有垂直变化的宽度和最窄部分的鳍片；和浅沟槽隔离 (STI)层，覆盖和填充了所述鳍片的最窄部分。根据本专利技术所述的装置，其中所述鳍片的最窄部分的宽度小于所述鳍片的最宽部分的70%o根据本专利技术所述的装置，其中所述鳍片的最窄部分的宽度小于所述鳍片的最宽部分的50%。根据本专利技术所述的装置，其中所述鳍片的最窄部分的一部分的宽度为零。根据本专利技术所述的装置，其中所述垂直变化的宽度包括多个最窄部分。根据本专利技术所述的一种形成FinFET的方法，所述方法包括在半导体衬底上形成被浅沟槽隔离(STI)层包围的鳍片；形成伪间隔从而覆盖所述鳍片的第一部分；蚀刻围绕所述鳍片的所述STI层从而暴露出所述鳍片的第二部分；选择性地湿法蚀刻所述鳍片的第二部分；去除所述伪间隔；以及沉积介电材料到至少所述第二部分的高度。根据本专利技术所述的方法，还包括蚀刻围绕所述鳍片的STI层从而暴露所述鳍片的第一部分。根据本专利技术所述的方法，其中所述介电材料和所述STI层的材料相同。根据本专利技术所述的方法，其中所述选择性湿法蚀刻在所述鳍片的第二部分中形成至少一个凹口。根据本专利技术所述的方法，其中所述介电材料填充至少一个所述凹口。根据本专利技术所述的方法，其中所述选择性湿法蚀刻工艺以取向平面相关的速率去除材料。根据本专利技术所述的方法，其中在所述选择性湿法蚀刻步骤中的蚀刻剂为四甲基氢氧化铵(TMAH)、氢氧化钾(KOH)或这两种的组合。根据本专利技术所述的方法，其中所述蚀刻剂包括约20%重量分数的TMAH。根据本专利技术所述的方法，其中所述鳍片的第二部分的高度沿着所述鳍片的横向方向变化，且在选择性湿法蚀刻步骤中，在所述第二部分高度较高的位置去除更多的鳍片材料。根据本专利技术所述的方法，还包括在沉积所述介电材料之后，形成第二伪间隔从而覆盖所述鳍片的第三部分，所述第三部分为所述第一部分的一部分；蚀刻围绕所述鳍片的所述介电材料从而暴露所述鳍片的第四部分，所述第四部分位于所述第二部分的最窄部分上方；选择性地湿法蚀刻所述鳍片的所述第四部分；去除所述第二伪间隔；以及沉积介电材料到至少所述鳍片的所述第四部分的高度。附图说明当结合附图进行阅读时，根据下面详细的描述可以更好地理解本专利技术。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的数量和尺寸可以被任意增加或减少。图IA和IB示出了根据本公开的各个实施例的部分制造的FinFETs。图2示出了用于制造图IA和IB的FinFET结构的方法的流程图。图3到图8根据本公开的一个或多个实施例，示出了衬底上FinFET结构的制造过程的各个阶段。图9示出了根据本公开的另一个实施例的部分制造的FinFET。 具体实施例方式以下详细讨论了说明性实施例的制造和使用。但是应该理解本公开提供了许多可应用的能以各种各样的具体形式实现的专利技术理念。以下描述元件和布置的特定示例以简化本公开。当然这些仅仅是示例且并不打算限定。例如，以下描述中第一部件形成在第二部件上可包括其中第一部件和第二部件以直接接触形成的实施例，并且也可包括其中额外的部件形成在第一部件和第二部件之间的实施例，使得第一和第二部件不直接接触。当然描述会具体阐述部件是否互相直接接触。另外，本公开可能在各个实施例中重复参考数字和 /或字母。这种重复只是为了简明的目的且其本身并不指定各个实施例和/或所讨论的结构之间的关系。所讨论的具体实施例仅仅是说明性的且并不限定本专利技术的范围。传统的FinFET使用通常以一个或两个方法形成的基本上矩形的鳍片。在第一个方法中，通过第一图案化和在体硅上沉积硬掩模层将衬底上的体硅蚀刻成矩形鳍片形状。 硬掩模形成覆盖鳍片顶部的图案。然后蚀刻体硅从而形成被硬掩模覆盖的区域之间的沟槽。通过沉积介电材料(通常为硅氧化物)将沟槽形成为浅沟槽隔离(STI)部件。通常过量沉积介电材料从而完全覆盖鳍片和可选地覆盖还未被去除的掩模层。将介电材料平坦化降低到鳍片/硬掩模的顶表面，然后蚀刻到低于鳍片顶部的水平使得鳍片的一部分突出到 STI 上。在第二方法中，首先在体硅材料上形成STI部件。STI部件之间的沟槽的底部暴露出体硅。然后通过使用如外延工艺在沟槽中生长硅从而形成鳍片。一旦达到所需要的鳍片高度，然后蚀刻STI到低于鳍片顶部的水平从而暴露出鳍片的一部分。体硅材料可为硅衬底或沉积的硅，如之间具有屏障氧化物(BOX)层以及下面具有硅衬底的硅上绝缘体(SOI)。由第一和第二方法制造的FinFETs都受到上述沟道穿通效应的影响且会过早地被损坏。图IA和IB示出了通过改变STI顶部下的鳍片的一部分的宽度从而降低沟道穿通效应的部分制造的FinFETs。图IA为示出两个鳍片的三维透视图，以及图IB为两个鳍片之一的横截面视图。参考图1A，鳍片结构包括在STI 103顶部上的暴露部分106，在暴露部分106下的收窄部分107，以及在收窄部分107下的大体上等厚度的掩埋部分109。掩埋部分109与体硅层105连接。收窄部分107从收窄部分的顶部到底部具有变化的厚度，最窄的部分大约在收窄部分107的中间。注意到最窄部分具有鳍片横截面示出的最窄宽度。本文中使用的术语“宽度”是指在鳍片的相对侧壁之间的，在与衬底的顶表面平行的平面上测量的尺寸。 本文中使用的术语“长度”是指沿着与宽度垂直且与衬底的顶部平行的横向方向的尺寸。鳍片的长度通常为最大的尺本文档来自技高网...

【技术保护点】

【技术特征摘要】
...

【专利技术属性】
技术研发人员：曾志宏，林大文，詹前泰，林家彬，翁丽雯，张安胜，吴忠政，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：