本发明专利技术提出一种半导体器件结构的制造方法及其结构，该方法包括：提供半导体衬底；在所述半导体衬底上形成第一绝缘层；嵌入所述第一绝缘层和半导体衬底形成浅沟槽隔离；嵌入所述半导体衬底形成沟道区；形成所述沟道区上的栅堆叠线；其中，在形成所述沟道区之前，所述方法进一步包括：对所述半导体衬底进行源/漏区注入。该方法通过在沟道区和栅堆叠形成之前以自对准的方式形成源/漏区，以实现不必借助牺牲栅而达到替代栅工艺的有益效果，有利于简化工艺、降低成本。
【技术实现步骤摘要】
本专利技术涉及半导体器件设计及其制造
，特别涉及一种在栅极形成之前自对准形成源/漏区的CMOS器件的制造方法及其结构。
技术介绍
随着半导体技术的发展，对CMOS (互补金属氧化物半导体)器件的性能和特征尺寸的要求越来越高，尤其是在45纳米及以下工艺集成中，替代栅(!^placement gate)工艺有广泛应用。图1为现有技术中典型的替代栅工艺示意图，包括先形成牺牲栅100，接着形成源/漏区200、侧墙300和源/漏区硅化物覆盖层400，然后去除牺牲栅100以在侧墙300 的内壁形成开口 500，最后在开口中形成替代栅堆叠。这种工艺的优点在于，替代栅堆叠形成在源/漏区生成之后，从而避免了高温退火以及其他的源/漏工艺对栅堆叠中的介质和导体的不良影响。但是此工艺存在以下缺陷替代栅工艺复杂成本高；在CM0SFET(互补金属氧化物半导体场效应晶体管)中集成接触孔变得越来越困难；在CMOS器件中实现高k介质/金属栅工艺更加困难。因而开发既具备替代栅工艺的有益效果，又能够改进其工艺缺陷的新型制造技术势在必行。
技术实现思路
本专利技术的目的旨在至少解决上述技术问题之一，特别是不必借助牺牲栅而达到替代栅工艺的效果，从而避免了替代栅工艺的诸多缺陷。为达到上述目的，一方面，本专利技术提出一种半导体器件结构的制造方法，包括提供半导体衬底；在所述半导体衬底上形成第一绝缘层；嵌入所述第一绝缘层和半导体衬底形成浅沟槽隔离；嵌入所述半导体衬底形成沟道区；形成所述沟道区上的栅堆叠线；其中， 在形成所述沟道区之前，所述方法进一步包括对所述半导体衬底进行源/漏区注入。优选地，其中第一绝缘层包括Si3N4、SiO2, SiOF, SiCOH、SiO、SiCO、SiCON 和 SiON 中的任一种或多种的组合。可选地，如果在形成所述第一绝缘层之前进行源/漏区注入，则形成所述浅沟槽隔离之后，所述方法进一步包括回刻所述第一绝缘层；在回刻后的第一绝缘层上形成第二绝缘层，所述第二绝缘层与第一绝缘层的材料相同；则形成所述沟道区时，进一步包括将所述沟道区上方的第二绝缘层也进行刻蚀。可选地，如果在形成所述浅沟槽隔离之后进行源/漏区注入，则形成所述浅沟槽隔离之后，所述方法进一步包括去除覆盖在有源区上的所述第一绝缘层；对所述半导体衬底进行源/漏区注入；在所述半导体衬底上形成第二绝缘层，所述第二绝缘层与第一绝缘层的材料相同；则形成所述沟道区时，包括将所述沟道区上方的第二绝缘层进行刻蚀。优选地，形成所述沟道区包括嵌入所述第一绝缘层和半导体衬底形成条状凹槽， 所述凹槽的底部高于所述浅沟槽隔离的底部；在所述凹槽底部形成第三绝缘层；在所述凹槽内、所述第三绝缘层上形成沟道区。优选地，所述第三绝缘层包括Si3N4、SiO2, SiOF, SiCOH、SiO、SiCO、SiCON 和 SiON 中的任一种或多种的组合。 优选地，形成所述沟道区的方法包括以所述凹槽内暴露的侧壁为源外延生长沟道区。优选地，所述沟道区的材料包括Si、Si:C、GaN, AlGaN, InP和SiGe中任一种或多种的组合。这样能够根据需要选择沟道区的组成材料。优选地，形成所述沟道区之后还包括在所述沟道区之上、沿所述凹槽侧壁形成栅内侧墙，用以减小栅沟道的特征尺寸，从而能够降低短栅工艺的难度。优选地，对所述半导体衬底进行源/漏区注入包括对整个半导体衬底或所述半导体衬底上的有源区进行源/漏区注入，并进行退火以激活注入的杂质。优选地，在所述沟道区上形成栅堆叠线，包括在所述沟道区上形成栅介质层； 在所述栅介质层上形成栅电极线；去除所述第一绝缘层；环绕所述栅电极线外侧形成外侧墙；其中，在形成所述外侧墙之后、完成所述半导体器件的前道工艺之前，将所述栅电极线进行切割以形成电隔离的栅电极。优选地，将所述栅电极线进行切割包括采用反应离子刻蚀或激光切割刻蚀。优选地，在形成所述栅堆叠线之后，进行栅电极线的切割以形成电隔离的栅电极； 所述方法进一步包括在所述半导体衬底上形成层间介质层，其中，所述层间介质层将所述隔离的栅电极之间进行填充；以及刻蚀所述层间介质层以在所述栅电极或源/漏区上形成接触孔。优选地，在形成所述栅堆叠线之后，所述方法进一步包括形成第一层间介质层； 刻蚀所述第一层间介质层以在所述源/漏区上形成下接触孔；在所述下接触孔中形成下接触部；将所述栅电极线进行切割；形成第二层间介质层；刻蚀所述第二层间介质层以在所述栅电极线或源/漏区上形成上接触孔；在所述上接触孔中形成上接触部；其中，在所述源 /漏区上，所述下接触部与上接触部对齐。可见，本专利技术的实施例还可以兼容双接触孔工艺。另一方面，本专利技术还提出一种根据上述方法制造的半导体器件结构，包括半导体衬底；沟道区，内嵌于所述半导体衬底中；栅堆叠，位于所述沟道区上，包括位于沟道区上的栅介质层和位于栅介质层上的栅电极；源/漏区，位于所述半导体衬底中沟道区的两侧， 在所述沟道区和栅堆叠形成之前通过对所述半导体衬底进行源/漏区注入形成，从而所述源/漏区中位于同一深度的杂质浓度均勻。优选地，所述沟道区的材料包括Si、Si:C、GaN, AlGaN, InP和SiGe中一种或多种的组合。优选地，所述沟道区通过外延生长形成。优选地，在所述沟道区的底部与所述半导体衬底之间进一步包括绝缘层。优选地，在所述半导体衬底中形成有浅沟槽隔离，且所述绝缘层的底部高于所述浅沟槽隔离的底部。优选地，所述绝缘层包括Si3N4、SiO2, SiOF, SiCOH、SiO、SiCO、SiCON 和 SiON 中任一种或多种的组合。优选地，所述半导体器件结构，进一步包括栅内侧墙，形成在所述沟道区之上、所述栅堆叠的两侧，且沿栅宽的方向上，所述内侧墙的端部与所述栅电极的端部相齐。优选地，所述半导体器件结构，进一步包括外侧墙，形成在所述栅堆叠的两侧，且沿栅宽的方向上，所述外侧墙的端部与所述栅电极的端部相齐。优选地，所述半导体器件结构，其中，沿栅宽的方向上，相邻的栅电极之间填充有介质材料以形成栅堆叠之间的电隔离。优选地，所述半导体器件结构，沿栅宽的方向上，相邻的栅电极之间的距离为 I-IOnm0优选地，所述半导体器件结构，进一步包括下接触部和上接触部，所述下接触部与源/漏区接触并与栅堆叠的顶部同高，所述上接触部与栅堆叠的顶部和下接触部分别接触；其中，在所述源/漏区上，所述下接触部与上接触部对齐。本专利技术提出一种在沟道区和栅堆叠形成之前通过对半导体衬底进行注入，以自对准的方式形成源/漏区的方法，实现不必借助牺牲栅而达到替代栅工艺的有益效果，从而简化工艺、降低成本。另外，在形成沟道区之前进行源/漏区注入，则避免了现有技术中形成源/漏区容易造成的杂质扩散现象。并且，通过增加栅内侧墙，能够有效调节栅沟道的特征尺寸。另外，通过应用有效增大载流子迁移率的外延沟道，大大增强MOSFET的器件性能。 此外，本专利技术的实施例还结合栅电极线切割的一种独特工艺，能够有效提高栅电极之间的绝缘效果以及简化栅电极刻蚀、光刻以及降低0PC(0ptical Proximity Correction，光学临近效应校正)的难度，本工艺还兼容于高k介质/金属栅工艺。本专利技术附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本专利技术的本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：钟汇才，梁擎擎，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：
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