改善MOS晶体管击穿电压的方法以及MOS晶体管制造方法技术

本发明专利技术提供了改善由GIDL主导的MOS晶体管击穿电压的方法以及MOS晶体管制造方法。根据本发明专利技术的改善MOS晶体管击穿电压的方法包括：在利用掩膜对MOS晶体管的源极漏极执行离子注入的步骤中，修改所述掩膜的图案以在所述掩膜的图案中增加一个附加掩膜部分，该附加掩膜部分位于将要形成的漏极区域与栅极的重叠区(GIDL发生区域)；从而使该区域的栅极在执行源极漏极的离子注入时不被注入。通过利用根据本发明专利技术所述的降低了影响器件的击穿电压的GIDL效应方法，从而改善了由GIDL主导的MOS晶体管击穿电压。

【技术实现步骤摘要】
改善MOS晶体管击穿电压的方法以及MOS晶体管制造方法
本专利技术涉及半导体设计与制造领域，更具体地说，本专利技术涉及一种改善MOS晶体管击穿电压的方法、以及采用了该改善MOS晶体管击穿电压的方法的MOS晶体管制造方法。
技术介绍
MOS(金属氧化物半导体)器件中，击穿电压Bv(BreakdownVoltage)是影响器件尤其是高压器件应用的关键特性。另一方面，在MOS器件中，栅极与漏极压差的增加而明显增加漏电的这一现象即为栅极感应漏极漏电(也称为栅致漏极泄漏电流，Gate-inducedDrainLeakage，GIDL)。栅极感应漏极漏电已经成为影响小尺寸MOS器件可靠性、功耗等方面的主要原因之一。当工艺进入超深亚微米时代后，由于器件尺寸日益缩小，GIDL电流引发的众多可靠性问题变得愈加严重。更具体地说，由于对于高压器，漏端采用低剂量、高能量的扩散形成，使得漏端与多晶硅栅极有很大的重叠处，该重叠处的有较高的栅极诱生漏电流，从而使漏电流增加。因此，在此
中，需要一种能够有效地减小GIDL效应改善由GIDL主导的MOS器件的击穿电压Bv的方案。
技术实现思路
本专利技术所要解决的技术问题是针对现有技术中存在上述缺陷，提供无额外成本增加的一种在改善GIDL效应从而改善MOS晶体管击穿电压的方法、以及采用了该改善MOS晶体管击穿电压的方法的MOS晶体管制造方法，以及根据该MOS晶体管制造方法制成的MOS晶体管。根据本专利技术的第一方面，提供了一种改善GIDL效应从而改善MOS晶体管击穿电压的方法，其包括：在利用掩膜对MOS晶体管的源极漏极执行离子注入的步骤中，修改所述掩膜的图案以在所述掩膜的图案中增加一个附加掩膜部分，该附加掩膜部分将要形成的漏极区域与栅极的重叠区；并且利用修改后的掩膜图案执行源极漏极的离子注入。优选地，在上述改善MOS晶体管击穿电压的方法中，附加掩膜部分在MOS晶体管的沟道电流的方向上介于第一点和第二点之间。并且，其中，在一个优选实施例中，所述第一点是MOS晶体管在正常工作时导通状态(on的状态)漏端沟道夹断点，所述第二点是栅极侧部隔离物边缘的位置。并且，优选的，该位置一定不可以超过第二点接触到漏极D的位置。本优选实施例的上述位置限制目的是使增加的附加掩膜部分不影响该MOS晶体管的阈值电压Vth以及漏电流Ids等。优选地，在上述改善MOS晶体管击穿电压的方法中，所述掩膜包括源极侧的第一掩膜部分和漏极侧的第二掩膜部分。优选地，在上述改善MOS晶体管击穿电压的方法中，在利用掩膜对MOS晶体管的源极漏极执行离子注入的步骤中，栅极上仅仅覆盖了所述附加掩膜部分。通过利用根据本专利技术第一方面所述的改善MOS晶体管击穿电压的方法，由于作为GIDL效应的关键区域的漏极与栅极的重叠区上覆盖了附加的掩膜部分，利用近漏端多晶硅掺杂浓度变化对功函数的影响(增加电子越过栅极多晶硅的表面势垒需要的能量)降低GIDL效应从而以提高击穿电压。根据本专利技术第二方面，提供了一种MOS晶体管制造方法，其特征在于采用了根据本专利技术第一方面所述的改善MOS晶体管击穿电压的方法。由于采用了根据本专利技术第一方面所述的改善MOS晶体管击穿电压的方法，因此，本领域技术人员可以理解的是，根据本专利技术第二方面的MOS晶体管制造方法同样能够实现根据本专利技术的第一方面的改善MOS晶体管击穿电压的方法所能实现的有益技术效果。即，在利用GIDL效应的关键区域的漏极与栅极的重叠区上覆盖了附加的掩膜部分，从而降低了影响高压器件的击穿电压的GIDL效应。根据本专利技术第三方面，提供了根据本专利技术第二方面所述的MOS晶体管制造方法而制造的MOS晶体管。由于采用了根据本专利技术第二方面所述的MOS晶体管制造方法而制造的MOS晶体管，因此，本领域技术人员可以理解的是，根据本专利技术第三方面的MOS晶体管同样能够实现根据本专利技术第二方面所述的MOS晶体管制造方法而制造的MOS晶体管所能实现的有益技术效果。通过利用根据本专利技术所述的降低了影响器件的击穿电压的GIDL效应方法，从而改善了由GIDL主导的MOS晶体管击穿电压。附图说明结合附图，并通过参考下面的详细描述，将会更容易地对本专利技术有更完整的理解并且更容易地理解其伴随的优点和特征，其中：图1示意性地示出了现有技术中的MOS晶体管制造方法的源极漏极注入步骤的示意图。图2示意性地示出了根据本专利技术实施例的MOS晶体管制造方法的源极漏极注入步骤的示意图。图3示意性地示出了根据本专利技术实施例的MOS晶体管制造方法的源极漏极注入步骤之后的示意图。图4示意性地示出了根据本专利技术实施例的MOS晶体管制造方法的源极漏极注入步骤中使用的附加掩膜部分的示意图。需要说明的是，附图用于说明本专利技术，而非限制本专利技术。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。具体实施方式为了使本专利技术的内容更加清楚和易懂，下面结合具体实施例和附图对本专利技术的内容进行详细描述。图1示意性地示出了现有技术中的MOS晶体管制造方法的源极漏极注入步骤的示意图。如图1所示，在现有技术中的MOS晶体管制造方法的源极漏极注入步骤中，针对单个MOS晶体管，掩膜包括源极侧的第一掩膜部分PR1和漏极侧的第二掩膜部分PR2，并且利用第一掩膜部分PR1和第二掩膜部分PR2执行离子注入以形成源极区域和漏极区域。图2示意性地示出了根据本专利技术实施例的MOS晶体管制造方法的源极漏极注入步骤的示意图。与图1所示的方法不同的是，在本专利技术实施例的MOS晶体管制造方法的源极漏极注入步骤中，掩膜除了包括位于源极侧的第一掩膜部分PR1(例如，第一掩膜部分PR1具体地处于源极侧浅沟槽隔离STI以左)和位于漏极侧的第二掩膜部分PR2(例如，第一掩膜部分PR1具体地处于漏极侧浅沟槽隔离STI以右)，还包括一个第三掩膜部分PR3，该第三掩膜部分PR3掩盖了将要形成的漏极区域D与栅极G的重叠区。并且，在本专利技术实施例的MOS晶体管制造方法的源极漏极的注入步骤中，利用第一掩膜部分PR1、第二掩膜部分PR2和第三掩膜部分PR3执行离子注入以形成阱WE中的源极区域S和漏极区域D。基于此，本专利技术实施例即可利用近漏端多晶硅掺杂浓度变化对功函数的影响(增加电子越过栅极多晶硅的表面势垒需要的能量)降低GIDL效应从而以提高击穿电压。这是因为漏极与栅极的重叠区是GIDL效应的关键区域。本专利技术实施例提供的改善MOS晶体管击穿电压的方法仅仅需要修改现有工艺中的掩膜图案，利用增加的第三掩膜部分PR3(一个附加掩膜部分)挡住漏极侧层的栅极多晶硅区域，下文中，被第三掩膜部分PR3挡住的该栅极多晶硅区域称为阻挡区域。具体地说，如图3所示，其中示出了第三掩膜部分PR3与栅极和漏极的位置关系，图4示出了第三掩膜部分PR3的俯视图。出于简洁的目的，图3和图4仅仅示出了掩膜的第三掩膜部分PR3。可以看出，阻挡区域在MOS晶体管的沟道电流的方向上介于A点(称为第一点)和B点(称为第二点)之间。A点和B点之间的区域覆盖了漏极与栅极的重叠区。优选地，多晶硅栅极G的除了上述阻挡部分之外的其它部分未被掩膜所覆盖遮挡。即，栅极G上仅仅覆盖了附加掩膜部分PR3(也就是第三掩膜部分PR3)。在一个优选实施例中，所述第一点A是MOS晶体管在正常工作时本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种改善MOS晶体管击穿电压的方法，其特征在于包括：在利用掩膜对MOS晶体管的源极漏极执行离子注入的步骤中，修改所述掩膜的图案以在所述掩膜的图案中增加一个附加掩膜部分，该附加掩膜部分掩盖将要形成的漏极区域与栅极的重叠区，附加掩膜部分在MOS晶体管的沟道电流的方向上介于第一点和第二点之间；其中，所述第一点是MOS晶体管在正常工作时导通状态的漏端沟道夹断点，所述第二点是栅极侧部隔离物边缘的位置；并且，该位置不超过第二点接触到漏极的位置；并且利用修改后的掩膜图案执行源极漏极的离子注入。2.根据权利要求1所述的改善MOS晶体管击穿电...

【专利技术属性】
技术研发人员：江红，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：