具有增大的击穿电压特性的基于沟槽的功率半导体器件制造技术

本发明专利技术公开了具有提供增大的击穿电压和其他益处的特征的示例性功率半导体器件。

【技术实现步骤摘要】
【国外来华专利技术】具有增大的击穿电压特性的基于沟槽的功率半导体器件相关申请的引用本申请要求于2008年12月8日提交的美国临时专利申请No. 61/120818的权益， 将其全部内容结合于此供参考。
技术介绍
示例性功率半导体器件(功率半导体装置，power semiconductor device)包括平面栅MOSFET晶体管、垂直栅MOSFET晶体管、绝缘栅双极晶体管(IGBT)、整流管和同步整流管。这些器件的槽栅多样性的典型实施包括在半导体芯片(裸芯片，die)顶面上形成的沟槽阵列，其中每个沟槽用屏蔽电极(shield electrode)和/或栅电极填充，这取决于功率器件的类型。沟槽定义平台(mesa)的对应阵列，每个平台布置(设置，dispose)在相邻沟槽之间。取决于在芯片上实现的器件，各种电极和/或掺杂区布置在平台的顶部。每个平台和它的相邻沟槽实现该器件的小实例(instance)，并且这些小实例并联耦接在一起从而提供整个功率半导体器件。整个器件具有其中期望电流流过该器件的ON状态(连通状态)、其中电流在器件中基本被阻断的OFF状态(断开状态)，以及其中由于在器件的导电电极之间施加过大断开电压导致的不期望电流流动的击穿状态。引发击穿的电压称为击穿电压(breakdown voltage)。每个平台和它的相邻沟槽被构造成提供一组期望的ON状态特性和击穿电压。在平台和沟槽的设计中，在实现良好ON状态特性、高击穿电压和改善的开关特性之间存在各种权衡(tradeoff)。典型的功率半导体芯片具有其中布置有实现器件的平台和沟槽阵列的有源区、围绕该有源区的场终止区(field termination area)，以及其中可以提供互连和沟道截止 (channel stop)的无源区(inactive area) 0场终止区使有源区周围的电场最小化，并且不用于传导电流。理想地，人们希望器件的击穿电压由与有源区相关的击穿过程确定。然而，存在在显著较低电压下能够在场终止区和无源区中发生的各种击穿过程。这些击穿过程可称为被动击穿过程。现有技术中为了设计具有比有源区更高的击穿电压的场终止区已经做出了许多努力。然而，这样的现有技术设计常常没有达到该目的，经常需要增加总芯片面积和芯片成本的折衷。
技术实现思路
本专利技术的专利技术人发现了基于沟槽的功率器件中寄生击穿条件可能首先发生的若干位置。本申请提供了对抗这些击穿条件并增大击穿电压的新颖性和创造性特征。本文中描述的本专利技术示例性实施方式的各个方面可以单独使用或以任意组合使用。附图说明图1示出了包括根据本专利技术的若干特征的一种示例性半导体芯片的顶视图。6图2示出了根据本专利技术的图1的示例性半导体芯片的左上角的放大视图。图3示出了根据本专利技术的图1的示例性半导体芯片的左侧的一部分的放大视图。图4和图5示出了根据本专利技术的图1的示例性半导体芯片的一部分的第一剖面图和其在图5中的放大图。图6示出了根据本专利技术的图1的示例性半导体芯片的变形的一部分的放大剖面图。图7-14示出了根据本专利技术的图1的示例性半导体芯片及其可能的变形的各种放大剖面图。图15示出了包括根据本专利技术的若干特征的另一种示例性半导体芯片的顶视图。图16-19示出了根据本专利技术的图15的示例性半导体芯片及其可能的变形的各种放大剖面图。图20示出了包括根据本专利技术的若干特征的另一种示例性半导体芯片的顶视图。图21- 示出了根据本专利技术的图20的示例性半导体芯片及其可能的变形的各种放大剖面图。图30示出包括根据本专利技术的若干特征的另一种示例性半导体芯片的顶视图。图31示出了根据本专利技术的图30的示例性半导体芯片的放大剖面图。图32-34示出了根据本专利技术的包括沟槽屏蔽肖特基势垒二极管器件 (trench-shielded Schottky barrier diode device)的示例性半导体芯片的各种剖面图。具体实施例方式在下文中将参考其中示出了本专利技术的示例性实施方式的附图更充分地描述根据本专利技术的技术。然而，本专利技术可以以不同形式具体体现，并且不应该解释为限于本文中例举的这些实施方式。相反，提供这些实施方式以使本申请公开内容充分完整，并向本领域技术人员充分传达本专利技术的范围。在附图中，为了清楚，可能夸大了层和区域的厚度。使用相同的标号来指代整个说明书中的相同元件。这些元件对于不同的实施方式可以具有不同的相互关系和不同的位置。还应理解，当一个层称为在另一个层或衬底“上”时，它能够直接在其他层或衬底上，或者也可以存在插入层。还应理解，当一个元件例如层、区域或衬底称为在另一元件 “上”，“连接至”、“电连接至”、“耦接至”或“电耦接至”另一元件时，它能够直接在其他元件上、连接或耦合至其他元件，或可以存在一个或更多插入元件。相反，当一个元件称为“直接在另一元件上”、“直接连接至”或“直接耦接至”另一元件或层时，没有插入元件或层存在。 可以理解，本申请的权利要求可以修改为引述本说明书中描述的或者附图中示出的示例性关系，其支持由原始申请提供。本文中使用的术语“和/或”包括相关例举项目中的一个或多个的任意和全部组合。本文中使用的术语仅用于本专利技术的举例说明的目的，而不应解释为限制本专利技术的含义或范围。如在本说明书中使用的，除非根据上下文明确表示特定情形，单数形式可以包括复数形式。同样，在本说明书中使用的表达“包含”和/或“包括”既不限定提及的形状、 数量、步骤、行为、操作、构件、元件和/或这些的组，也不排除存在或添加一个或多个其他其他不同的形状、数量、步骤、行为、操作、构件、元件和/或这些的组，或添加这些。空间相关术语，例如“在上方”、“高于”、“较高”、“在下方”、“在下面”、“低于”、“较低”等等，可以在本文中使用，用于方便描述以描述如图中所示的一个元件或特征相对于一个元件或特征的关系。应当理解，这些空间相关术语用于涵盖除了图中示出的定向之外，在使用或操作中器件的不同取向。例如，如果图中器件翻转，那么描述为“低于”其他元件或特征或“在其他元件或特征下面”或“在其他元件或特征下方”的元件将会定向为“在其他元件或特征上面” 或“高于”其他元件或特征。因此，示例性术语“高于”可能涵盖高于和低于两种定向。如本文使用的，术语例如“第一”、“第二”等用来描述各种构件、组件、区域、层和/ 或部分。然而，很明显，构件、组件、区域、层和/或部分不应由这些术语限定。这些术语仅用于区分一个构件、组件、区域、层或部分与另一构件、组件、区域、层或部分。因此，将要描述的第一构件、组件、区域、层或部分也可指第二构件、组件、区域、层或部分，而不背离本专利技术的范畴。图1示出了包括根据本专利技术的若干特征的示例性半导体器件100的顶视图。器件 100包括位于在芯片中部的有源器件区(装置区，device region) 120。不失一般性，器件区 120可实现一个垂直的、沟槽屏蔽的功率MOSFET器件。如下面更详细描述和示出的，该示例性MOSFET器件包括与平台(mesa)阵列交错(interleave)的沟槽阵列、布置在沟槽底部中的绝缘屏蔽电极(shield electrode)、布置在屏蔽电极上方的沟槽中的绝缘栅电极(gate electrode)、布置在平台中的源极区(source region)、布置在源极本文档来自技高网...

【技术保护点】
１．一种半导体器件，包括：延伸到半导体区中并且具有第一末端和第二末端的第一沟槽；内衬所述第一沟槽的相对侧壁的第一介电层；布置在所述第一沟槽中的第一屏蔽电极；延伸到所述半导体区中并且具有第一末端和第二末端的第二沟槽；内衬所述第二沟槽的相对侧壁的第二介电层；布置在所述第二沟槽中的第二屏蔽电极；以及布置在所述半导体区中且在所述第一和第二沟槽之间的第一导电型的第一阱区，所述第一阱区与所述第一沟槽的所述第一末端至少间隔第一距离；并且其中，在所述第一阱区和所述第一沟槽的所述第一末端之间没有布置所述第一导电型的其他阱区。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：约瑟夫·A·叶季纳科，
申请(专利权)人：飞兆半导体公司，
类型：发明
国别省市：US