本发明专利技术提供了半导体存储装置的位线预充电电压发生电路的各种实施例。在一个示例性实施例中，提供一种位线预充电电压发生电路，可以包括：分压块，对内部电压进行分压以产生第一分压和第二分压，其中，第二分压的电平高于第一分压的电平；上拉放大块，将第一分压的电平与位线预充电电压线上的位线预充电电压的电平进行比较，并使位线预充电电压的电平升高；和下拉放大块，将第二分压的电平与位线预充电电压的电平进行比较，并使位线预充电电压的电平降低。
【技术实现步骤摘要】
本专利技术的各个实施例总的来说涉及半导体集成电路，具体地说涉及半导体存储装 置的位线预充电电压发生电路。
技术介绍
半导体存储装置可以将存储在存储单元中的数据传送到位线，通过位线读出放大 器将传送到位线的数据放大，将放大的数据顺序地传送到子输入/输出线和局部输入/输 出线，并将数据输出到半导体存储装置的外部。图1是说明现有的半导体存储装置的的方框图。现有的半导体可以包括第一开关 单元10、第一预充电单元20、第二开关单元30和第二预充电单元40。第一开关单元10可以包括第一晶体管m和第二晶体管N2。第一开关单元10响 应于列选择信号Yi，将位线BL和BLb连接到子输入/输出线SIO和SIOb。第一预充电单元20可以包括第三至第五晶体管N3至N5。当位线均衡信号BLEQ 降低到低电平时，第一预充电单元20可以将子输入/输出线SIO和SIOb预充电到位线预 充电电压VBLP的电平。第二开关单元30可以包括第六和第七晶体管N6和N7。当位线均衡信号BLEQ升 高到高电平时，第二开关单元30可以将子输入/输出线SIO和SIOb连接到局部输入/输 出线LIO和LIOb。第二预充电单元40可以包括第八至第十晶体管Pl至P3。第二预充电单元40可以 将局部输入/输出线LIO和LIOb预充电至核心电压Vcore的电平。位线预充电电压VBLP 的电平可以是核心电压Vcore的电平的一半。图1所示的半导体存储装置可以通过反复的刷新操作，来将位线预充电电压VBLP 升高。预充电操作可以跟在每一次刷新操作之后。因此，预充电操可以与刷新操作一起反 复进行。如图1所示，第二预充电单元40可以将局部输入/输出线LIO和LIOb预充电至 核心电压Vcore的电平，第一预充电单元20可以将子输入/输出线SIO和SIOb预充电到 位线预充电电压VBLP的电平。而当不执行预充电操作时，第二开关单元30可以将子输入/ 输出线SIO和SIOb分别连接到局部输入/输入线LIO和LlOb。即，当位线均衡信号BLEQ 升高到高电平时，第二开关单元30可以将子输入/输出线SIO和SIOb分别连接到局部输 入/输出线LIO和LlOb。当位线均衡信号BLEQ降低到低电平时，第一预充电单元20可以 将子输入/输出线SIO和SIOb预充电。随着刷新操作的反复进行，会使预充电至核心电压Vcore的电平的局部输入/输 出线LIO和LIOb与预充电至位线预充电电压VBLP的电平的子输入/输出线SIO和SIOb之间的连接次数增加。因此，预充电了的子输入/输出线SIO和SIOb的电压电平可以变得高 于位线预充电电压VBLP的电平，这会使位线预充电电压VBLP的电平升高。具体地，当子输 入/输出线SIO和SIOb被预充电时，半导体存储装置可以将位线预充电电压VBLP供给子 输入/输出线SIO和SIOb。然而，反复的刷新操作会使子输入/输出线SIO和SIOb的电压 电平升高，并且子输入/输出线SIO和SIOb的电压会流到施加有位线预充电电压VBLP的 节点。因此，会使位线预充电电压VBLP的电平升高。当位线预充电电压VBLP升高时，也会使位线BL和BLb的预充电电压电平升高。因 此，当存储单元的数据传送到位线BL和BLb时，位线BL与BLb之间的电压差小于预设定的 电压差。因此，被配置为读出并放大位线BL和BLb的电压电平的位线读出放大器可能会发 生异常操作。
技术实现思路
因此，需要可以克服上述的一个或多个问题的改进的位线读出放大器。因此，本发 明的各个方面可以提供半导体存储装置的位线预充电电压发生电路，即使在反复的刷新操 作期间，也可以防止位线预充电电压升高。为了获得所述优点并且根据如在此具体实施和宽泛地描述的本专利技术的目的，本发 明的一个示例性方面提供一种半导体存储装置的位线预充电电压发生电路，包括分压块， 被配置为对内部电压进行分压以产生第一分压和第二分压，其中，第二分压的电平高于第 一分压的电平；上拉放大块，被配置为将第一分压的电平与位线预充电电压线上的位线预 充电电压的电平进行比较，并使位线预充电电压的电平升高；和下拉放大块，被配置为将第 二分压的电平与位线预充电电压的电平进行比较，并使位线预充电电压的电平降低。在此， 与在非刷新操作期间相比，在刷新操作期间，下拉放大块可以使位线预充电电压的电平更 快地降低到目标电平。根据本专利技术的另一个示例性方面，提供一种用于半导体存储装置的位线预充电电 压发生电路，可以包括下拉比较信号发生块，被配置为将分压的电平与位线预充电电压的 电平进行比较，并产生下拉比较信号；和下拉控制块，被配置为当下拉比较信号被使能时， 使位线预充电电压的电平降低。在此，可以通过对内部电压进行分压来产生所述分压。另 外，与在非刷新操作期间相比，在刷新操作期间，下拉比较信号发生块使下拉比较信号的使 能过渡时间减少得更多。另外，与在非刷新操作期间相比，在刷新操作期间，下拉控制块使 位线预充电电压的电平降低得更快。根据本专利技术的又一个示例性方面，提供一种半导体存储装置的电压发生电路，可 以包括分压块，被配置为对内部电压进行分压以产生第一分压和第二分压，其中，第二分 压的电平高于第一分压的电平；上拉放大块，被配置为将第一分压的电平与位线预充电电 压线上的位线预充电电压的电平进行比较，并使位线预充电电压的电平升高；和下拉放大 块，被配置为将第二分压的电平与位线预充电电压的电平进行比较，并使所述位线预充电 电压的电平降低。根据本专利技术的又另一个示例性方面，提供一种产生半导体存储装置的位线预充电 电压的方法，可以包括以下步骤对内部电压进行分压并产生第一分压和第二分压，其中， 第二分压的电平高于第一分压的电平；将第一分压的电平与位线预充电电压线上的位线预充电电压的电平进行比较，并使位线预充电电压的电平升高；和将第二分压的电平与位线 预充电电压的电平进行比较，并使位线预充电电压的电平降低到目标电平。这里，与在非刷 新操作期间相比，在刷新操作期间，将位线预充电电压的电平降低到目标电平的步骤完成 得更快。本专利技术的其它目的和优点将在下文中进行一定程度的阐述，且根据说明书会在一 定程度上明了、或者可以通过实施本专利技术来了解这些目的和优点。通过权利要求中具体指 出的要素及其组合，将会认识并获得本专利技术的目的和优点。应当理解，前面的概述以及下文的详细描述都只是示例性和解释性的，而不是用 于限制本专利技术。附图说明包含在说明书中并且构成说明书的一部分的附图阐述本专利技术的各个实施例，并且 与说明书一起用于解释本专利技术的原理。图1是说明现有的半导体存储装置的结构的示意图。图2是根据本专利技术的一个实施例的半导体存储装置的位线预充电电压发生电路 的示例性结构的示意图。图3是图2所示的位线预充电电压发生电路的电路示意图。 具体实施例方式下面将详细地描述本专利技术的示例性实施例，附图示出了这些实施例。只要可能，在 所有附图中，使用相同的附图标记指代相同或相似的部件。图2和图3说明了根据本专利技术的一个实施例的半导体存储装置的位线预充电电压 发生电路的示例性结构。位线预充电电压发生电路可以包括分压块100、上拉放大块200和 下拉放大块300。如图2所示，分压块100可以将内部电压(下文中称为核心电压‘Vcore’本文档来自技高网...
【技术保护点】
１．一种半导体存储装置的位线预充电电压发生电路，包括：下拉比较信号发生块，被配置为将分压的电平与位线预充电电压的电平进行比较并产生下拉比较信号，其中，所述分压是通过对内部电压进行分压而产生的，并且与在非刷新操作期间相比，在刷新操作期间，所述下拉比较信号发生块使所述下拉比较信号的使能过渡时间减少得更多；和下拉控制块，被配置为当所述下拉比较信号被使能时，使所述位线预充电电压的电平降低，其中，与在所述非刷新操作期间相比，在所述刷新操作期间，所述下拉控制块使所述位线预充电电压的电平更快地降低。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：金锺奂，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]
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