肖特基势垒二极管制造技术

本发明专利技术涉及肖特基势垒二极管。所述肖特基势垒二极管包括：GaN层（3）和肖特基电极（4），所述肖特基电极（4）形成在所述GaN层（3）上，其中，使与所述肖特基电极（4）相接触的所述GaN层（3）的区域（3c）的位错密度为1×108cm-2或更小以减小反向泄漏电流，通过使所述肖特基电极（4）中与所述GaN层（3）相接触的部分由Ni或Ni合金构成来增加势垒高度。由于在肖特基势垒二极管反向偏置时，由位错导致的反向泄漏电流小，所以由于肖特基电极的势垒高度增加而可以增强肖特基势垒二极管的耐受电压。

【技术实现步骤摘要】
【专利摘要】本专利技术涉及肖特基势垒二极管。所述肖特基势垒二极管包括：GaN层（3）和肖特基电极（4），所述肖特基电极（4）形成在所述GaN层（3）上，其中，使与所述肖特基电极（4）相接触的所述GaN层（3）的区域（3c）的位错密度为1×108cm-2或更小以减小反向泄漏电流，通过使所述肖特基电极（4）中与所述GaN层（3）相接触的部分由Ni或Ni合金构成来增加势垒高度。由于在肖特基势垒二极管反向偏置时，由位错导致的反向泄漏电流小，所以由于肖特基电极的势垒高度增加而可以增强肖特基势垒二极管的耐受电压。【专利说明】肖特基势垒二极管本申请是申请日为2009年7月23日、 申请人:为“住友电气工业株式会社”、申请号 为“200980131020.X”、专利技术名称为“肖特基势垒二极管和制造肖特基势垒二极管的方法”的 专利技术专利申请的分案申请。
本专利技术涉及一种肖特基势垒二极管和制造肖特基势垒二极管的方法。例如，本发 明涉及一种具有增强耐受电压的肖特基势垒二极管和制造这种肖特基势垒二极管的方法。
技术介绍
氮化镓(GaN)具有各种优良的性质，诸如是硅(Si)带隙大约三倍大的带隙、是硅(Si)的击穿电场强度大约十倍大的击穿电场强度、以及比硅(Si)的饱和电子速度更高的饱 和电子速度。至于GaN，实现了在常规Si功率器件中难以实现的高耐受电压和低损耗，也就 是说，可以期望低导通电阻，并且由此，期望将GaN应用到功率器件(功率半导体元件)，诸如 肖特基势垒二极管(SBD)。作为这种肖特基势垒二极管，公开了一种包括蓝宝石衬底、形成在该蓝宝石衬底 上的缓冲层、形成在该缓冲层上的未掺杂GaN层、形成在该未掺杂GaN层上的n型GaN层以 及由镍(Ni)或镍硅化物(NiSi)制成的且形成在该n型GaN层上的肖特基电极的肖特基势 垒二极管(例如，非专利文献I)。该非专利文献I公开了，热处理肖特基电极的结果使势垒高度变高。现有技术文献专利文献非专利文献1:Q.Z.Liu, L.S.Yu, et al.，"Ni and Ni silicide Schottky contacts on n-GaN' JOURNAL OF APPLIED PHYSICS V0LUME84, NUMBER2, 15JULY1998, pp.8 81-886
技术实现思路
本专利技术要解决的问题然而，在前述中的非专利文献I中，n型GaN层形成在蓝宝石衬底上。由于蓝宝石 具有与GaN不同的晶格常数和位错密度，所以形成在蓝宝石衬底上的GaN层通常具有差的 结晶度。另外，前述的非专利文献I没有公开用于增强n型GaN层结晶度的技术。因此，由 于在前述非专利文献I中公开的n型GaN层具有差的结晶度，所以存在不能有效率地增强 肖特基势垒二极管的耐受电压的问题。已根据上述问题制作了本专利技术，并且本专利技术的目的是提供一种可以增强其耐受电 压的肖特基势垒二极管，以及制造这种肖特基势垒二极管的方法。解决问题的方式本专利技术的专利技术人发现，他们认真研究的结果是，不能增强前述非专利文献I中的肖特基势垒二极管的耐受电压的原因是由于与肖特基电极接触的GaN层的高位错密度。换 句话说，当GaN层具有高位错密度时，即使肖特基电极的势垒高度增加，反向泄漏电流也会 增加。本专利技术的专利技术人还发现，他们认真研究的结果是，由与肖特基电极接触的GaN层的位 错密度造成的反向泄漏电流的增加对肖特基势垒二极管的耐受电压有很大的影响。结果， 即使如前述非专利文献I 一样增加了肖特基电极的势垒高度，由于该反向泄漏电流，也不 能有效率地增强肖特基势垒二极管的耐受电压。由此，本专利技术的一方面的肖特基势垒二极管包括GaN衬底、形成在该GaN衬底上的 GaN层和形成在该GaN层上的肖特基电极。该肖特基电极包括由Ni或Ni合金制成的且形 成在第一层与GaN层接触位置上的第一层。另外，根据本专利技术的一方面中的制造肖特基势垒二极管的方法，该方法包括以下 步骤。首先，准备GaN衬底。在GaN衬底上形成GaN层。形成肖特基电极，该肖特基电极包 括由Ni或Ni合金制成的且与GaN层接触的第一层。形成肖特基电极的步骤包括形成金属 层以用作肖特基电极的步骤以及热处理金属层以使金属层形成到包括第一层的肖特基电 极中的步骤。根据本专利技术的一方面中的肖特基势垒二极管和制造肖特基势垒二极管的方法，在 GaN衬底上形成GaN层。由于基底衬底和生长层具有相同的成分，所以可以减小GaN层的位 错密度。因此，在肖特基势垒二极管反向偏置时可以减少反向泄漏电流。另外，本专利技术的专利技术人发现，作为热处理的结果，可以有效增加势垒高度的肖特基 电极是由Ni或Ni合金制成的。因此，通过在肖特基电极与GaN层接触的位置形成Ni或Ni 合金，可以有效率地增加肖特基电极的势垒高度。因此，由于在肖特基势垒二极管反向偏置时由位错引起的反向泄漏电流被反向偏 置，所以由于肖特基电极的势垒高度的增加可以增强肖特基势垒二极管的耐受电压。优选地，在如上所述的一个方面的肖特基势垒二极管中，与肖特基电极接触的GaN 层的区域具有IXlO8cnT2或更小的位错密度。另外，优选地，在如上所述的一个方面中的制造肖特基势垒二极管的方法中，在准 备GaN衬底的步骤中，准备具有位错密度为I X IO8CnT2或更小的GaN衬底。本专利技术的专利技术人发现，他们认真研究的结果是，通过减小与肖特基电极接触的区 域的位错密度，可以减小反向泄漏电流。本专利技术的专利技术人还发现，他们认真研究的结果是， 当与肖特基电极接触的区域具有IXlO8CnT2或更小的位错密度时，更有效率地产生减小反 向泄漏电流的这种效果。因此，可以进一步增强肖特基势垒二极管的耐受电压。注意，用作基底衬底的GaN衬底的位错密度传给GaN层。因此，通过将GaN衬底的 位错密度设置为I X IO8CnT2或更小，可以将形成在GaN衬底上的GaN层的位错密度设置为 IXlO8CnT2 或更小。本专利技术的另一方面的肖特基势垒二极管包括GaN层和形成在GaN层上的肖特基电 极。与肖特基电极接触的GaN层的区域具有I X IO8CnT2或更小的位错密度。肖特基电极包 括由Ni或Ni合金制成的且形成在第一层与GaN层接触位置的第一层。本专利技术的另一方面中的制造肖特基势垒二极管的方法包括以下步骤。首先，准备 GaN层。形成肖特基电极，该肖特基电极包括由Ni或Ni合金制成的且与GaN层接触的第一 层。准备GaN层的步骤包括准备与肖特基电极接触的区域具有位错密度为I X IO8CnT2或更小的GaN层的步骤。形成肖特基电极的步骤包括形成金属层以用作肖特基电极的步骤以及 热处理金属层以使金属层形成到包括第一层的肖特基电极中的步骤。如上所述，本专利技术的专利技术人发现，当与肖特基电极接触的区域具有IX IO8CnT2或更 小的位错密度时，可以显著地减小反向泄漏电流。另外，作为使用热处理的结果，可以实现 势垒高度增加的Ni或Ni合金用作肖特基电极。因此，由于在肖特基势垒二极管反向偏置 时由位错引起的反向泄漏电流小，所以由于肖特基电极的势垒高度的增加而可以增强肖特 基势垒二极管的耐受电压。优选地，在如上所述的另一方面的肖特基势垒二极管中，肖特基势垒二极管进一 步包括GaN衬底，其与GaN层的、与肖本文档来自技高网...

【技术保护点】
一种肖特基势垒二极管，包括：GaN层（3），和肖特基电极（4），所述肖特基电极（4）形成在所述GaN层（3）上，其中，使与所述肖特基电极（4）相接触的所述GaN层（3）的区域（3c）的位错密度为1×108cm?2或更小以减小反向泄漏电流，通过使所述肖特基电极（4）中与所述GaN层（3）相接触的部分由Ni或Ni合金构成来增加势垒高度。

【技术特征摘要】
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【专利技术属性】
技术研发人员：堀井拓，宫崎富仁，木山诚，
申请(专利权)人：住友电气工业株式会社，
类型：发明
国别省市：