采用双硬掩模涂层制造ＣＭＯＳ图像传感器的方法技术

本发明专利技术的目的是提供制造ＣＭＯＳ传感器的方法，该方法在于逻辑区域中确定硅化物的形成并于像素区域中利用离子注入的同时，不需要移除硬掩模的工艺，保持薄的硬掩模，便于在构建栅极图案时控制阈值宽度，并且能够改善栅极光致抗蚀剂图案的阈值宽度均匀性。该制造ＣＭＯＳ图像传感器的方法包括：在其中已经限定有像素区域和逻辑区域的衬底的上部上构建导电栅极涂层；在所述导电栅极涂层上构建硬掩模涂层的步骤，以使得所述像素区域上的硬掩模涂层的厚度比所述逻辑区域上的所述硬掩模涂层的厚度大；在所述硬掩模涂层上构建抗反射有机涂层的步骤；在所述抗反射有机涂层上构建第一光致抗蚀剂图案的步骤；以所述第一光致抗蚀剂图案作为蚀刻阻挡蚀刻所述抗反射有机涂层和所述硬掩模涂层的步骤；以所述硬掩模涂层作为蚀刻阻挡蚀刻所述导电栅极涂层的步骤，以分别在所述像素区域和所述逻辑区域中构建栅极图案；移除保留在逻辑区域中的硬掩模涂层的步骤以及在所述逻辑区域中形成硅化物的步骤。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体器件的制造方法。更具体地，本专利技术涉及采用双硬掩模层制造 CMOS图像传感器的方法。
技术介绍
在半导体器件当中，CMOS图像传感器经由CMOS工艺制造，并且CMOS传感器的单 元像素包括一个光电二极管和用于驱动单元像素的三个或四个晶体管。与通常的存储器件 的晶体管相似，CMOS图像传感器的晶体管可以包括栅极电极和源极/漏极区域。当进行离子注入工艺以形成CMOS图像传感器的光电二极管时，厚的硬掩模形成 在衬底的整个表面上以作为离子注入遮挡材料，并且包括氮氧化硅(SiON)的无机抗反射 层形成在厚的硬掩模上以作为抗反射层。图1至图6是示出根据现有技术的制造CMOS图像传感器的方法的截面图。如图1所示，栅极绝缘层12形成在半导体衬底11上，在半导体衬底11上限定有 像素区域和逻辑区域，且栅极多晶硅层13形成在栅极绝缘层12上。然后，硬掩模层14形成在栅极多晶硅层13上，抗反射层15形成在硬掩模层14上。 抗反射层15是包括氮氧化硅(SiON)的无机抗反射层。然后，光致抗蚀剂涂布在抗反射层15上，通过经由曝光和显影工艺使光致抗蚀剂 图案化而形成第一光致抗蚀剂图案16。然后，采用第一抗蚀剂图案16作为蚀刻阻挡来蚀刻抗反射层15和硬掩模层14。然后，如图2所示，在移除第一光致抗蚀剂图案16之后，采用硬掩模层14作为蚀 刻阻挡来蚀刻多晶硅层13，由此形成栅极图案13A。之后，进行离子注入工艺以形成光电二极管。然后，如图3所示，采用反向掩模(reverse mask)进行光学工艺(photoprocess) 以形成硅化物。由此，形成第二光致抗蚀剂图案17。接着，如图4所示，将栅极图案13A上的第二抗蚀剂图案17选择性移除，以暴露抗 反射层15。然后，如图5所示，经由湿法蚀刻工艺移除抗反射层15和硬掩模层14。此外，如图6所示，在硅化物工艺之后进行灰化和清洁工艺，由此完全移除第二抗 蚀剂图案17。然而，根据现有技术，硬掩模层14太厚，所以当形成栅极图案13A时可能不能容易 地控制临界尺寸。此外，由于无机抗反射层用作抗反射层，所以第一光致抗蚀剂图案16的 临界尺寸的均勻性可能减小。此外，根据现有技术，残留的硬掩模层必须移除以形成硅化物，所以工艺可能复杂 化。
技术实现思路
技术问题因此，进行本专利技术以解决现有技术中存在的上述问题，本专利技术提供了制造CMOS图 像传感器的方法，该方法能够在逻辑区域中形成硅化物并且能够在保持薄厚度的硬掩模层 的同时方便地将离子注入到像素区域中而不进行移除硬掩模层的工艺。技术方案此外，本专利技术提供制造CMOS图像传感器的方法，本专利技术能够改善栅极光致抗蚀剂 图案的临界尺寸的均勻性，并且同时能够在形成栅极图案时容易地控制临界尺寸。根据本专利技术的一个方面，提供制造CMOS图像传感器的方法，该方法包括以下步 骤在其上限定有像素区域和逻辑区域的衬底上形成栅极导电层；以像素区域中的硬掩模 图案的厚度比逻辑区域中的硬掩模图案的厚度厚的方式在栅极导电层上形成硬掩模图案； 通过采用硬掩模图案作为蚀刻阻挡蚀刻栅极导电层而在像素区域和逻辑区域中形成栅极 图案；移除保留在逻辑区域中的硬掩模图案；以及在逻辑区域中形成硅化物。根据本专利技术的另一个方面，提供制造CMOS图像传感器的方法，该方法包括以下步 骤在其上限定有像素区域和逻辑区域的衬底上形成栅极导电层；以像素区域中的硬掩模 层的厚度比逻辑区域中的硬掩模层的厚度厚的方式在栅极导电层上形成硬掩模层；在硬掩 模层上形成有机抗反射层；在有机抗反射层上形成第一光致抗蚀剂图案；采用第一光致抗 蚀剂图案作为蚀刻阻挡蚀刻有机抗反射层和硬掩模层；通过采用硬掩模层作为蚀刻阻挡蚀 刻栅极导电层而在像素区域和逻辑区域中形成栅极图案；移除保留在逻辑区域中的硬掩模 层；以及在逻辑区域中形成硅化物。有益效果根据本专利技术，注入离子以形成光电二极管的像素区域中的硬掩模层的厚度与不注 入离子的逻辑区域中的硬掩模层的厚度不同，所以不需要移除硬掩模层的工艺。此外，硬掩 模层具有薄的厚度，从而当形成栅极图案时可以容易地控制临界尺寸。此外，由于有机抗反 射层用作抗反射层，可以改善光致抗蚀剂图案的临界尺寸的均勻性。此外，由于不需要反向掩模，所以硬掩模层可以不保留在栅极图案中，从而可以利 用各种图案。此外，与反向掩模的成本相比，可以以低成本制造掩模，并且移除硬掩模层的工艺 可以省略，从而半导体器件的制造成本和制造时间可以减少。此外，根据本专利技术，硬掩模层的厚度减小，有机抗反射层用作抗反射层，移除硬掩 模层的工艺被省略，从而栅极图案的临界尺寸可以稳定地维持，因此改善了半导体器件的 可靠性和产率。附图说明通过下面结合附图进行的详细描述，本专利技术的上述以及其他目的，特征和优点将 更加清楚易懂，在附图中图1至图6是示出根据现有技术的制造CMOS图像传感器的方法的截面图；图7至图14是示出根据本专利技术示范性实施例的制造CMOS图像传感器的方法的截 面图。具体实施例方式下面，将参考附图详细描述本专利技术的示范性实施例。图7至图14是示出根据本专利技术示范性实施例的制造CMOS图像传感器的方法的截 面图。如图7所示，栅极绝缘层22形成在半导体衬底21上。栅极绝缘层22可以通过氧 化半导体衬底21的表面来形成。用于光电二极管的像素区域和用于晶体管的逻辑区域限 定在半导体衬底21上。然后，栅极导电层23沉积在栅极绝缘层22上。栅极导电层23可以包括掺杂的多 晶硅层或者未掺杂的多晶硅层。之后，包括氧化物基的(oxide-based)材料的第一硬掩模层M沉积在栅极导电层 23上。第一硬掩模层M可以包括氧化层。优选地，第一硬掩模层M可以包括通过LPCVD (低 压化学气相沉积)形成的TEOS (四乙基原硅酸盐)，该经由LPCVD形成的TEOS称为LPTEOS。 第一硬掩模层M可以具有约500人至1500A的厚度。然后，光致抗蚀剂涂布在第一硬掩模层M上，并且第一光致抗蚀剂图案25通过由 曝光和显影工艺使光致抗蚀剂图案化而形成。此时，第一抗蚀剂图案25覆盖像素区域而暴 露逻辑区域。之后，通过进行湿法蚀刻工艺，将逻辑区域中被第一光致抗蚀剂图案25暴露的第 一硬掩模层M移除。因此，第一硬掩模层M可以仅保留在像素区域中。优选地，由于第一 硬掩模层M是氧化层，所以采用混合有HF (氟化氢的)酸的溶液进行湿法蚀刻工艺。例如， 采用BOE (缓冲氧化物蚀刻剂)溶液进行湿法蚀刻工艺。然后，如图8所示，移除第一光致抗蚀剂图案25，并在所得到的结构的整个表面上 形成第二硬掩模层26。第二硬掩模层沈的厚度等于或小于第一硬掩模层M的厚度。优选 地，第二硬掩模层沈比第一硬掩模层M薄。优选地，第二硬掩模层沈包括由LPCVD (低压 化学气相沉积)形成的TEOS (四乙基原硅酸盐)，该经由LPCVD形成的TEOS称为LPTE0S。 第二硬掩模层26可以具有约500A至1000人的厚度。由于第二硬掩模层沈，双硬掩模层结构形成在像素区域和逻辑区域中。具体地， 第一硬掩模层M和第二硬掩模层26的堆叠结构形成在像素区域中，第二硬掩模层沈形成 在逻辑区域中。从而，像素区域中的硬掩模层的厚度与逻辑区域中的硬掩模层的厚度不同。 也就是，像素区域中的硬掩模层比逻辑区域中的硬掩模层厚本文档来自技高网...

【技术保护点】
一种制造ＣＭＯＳ图像传感器的方法，该方法包括以下步骤：　　在其上限定有像素区域和逻辑区域的衬底上形成栅极导电层；　　以所述像素区域中的硬掩模图案的厚度比所述逻辑区域中的硬掩模图案的厚度厚的方式在所述栅极导电层上形成所述硬掩模图案；　　通过采用所述硬掩模图案作为蚀刻阻挡蚀刻所述栅极导电层而在所述像素区域和所述逻辑区域中形成栅极图案；　　移除保留在所述逻辑区域中的所述硬掩模图案；以及　　在所述逻辑区域中形成硅化物。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：白澐锡，
申请(专利权)人：科洛司科技有限公司，
类型：发明
国别省市：US