一种输入／输出（Ｉ／Ｏ）电路（１００），其中具有一第一Ｎ通道金属氧化半导体（ＮＭＯＳ）场效晶体管（ＦＥＴ）（１０４），此者是藉一硅化物区块（１０２）而耦接于该输入脚针（１１０）。一第一Ｐ通道金属氧化半导体（ＰＭＯＳ）ＦＥＴ（１０６）是经直接地耦接于该输入脚针，其Ｎ电井是经电气耦接于一ＥＳＤ电井偏压电路（１２４）。一ＮＭＯＳ低电压差分信号（ＬＶＤＳ）驱动器（２２２）亦经直接地连接于该输入脚针，并且具有多个串接的ＮＭＯＳ ＦＥＴ（２２４、２２６）。该ＬＶＤＳ驱动器的第一ＮＭＯＳＦＥＴ（２２４）是经制作于一经电气耦接于接地的第一Ｐ分接保护环（３０８）以及一经耦接于该ＥＳＤ电井偏压的Ｎ电井保护环（３１２）之内。该ＬＶＤＳ驱动器的第二ＮＭＯＳ ＦＥＴ（２２６）是经制作于一经电气连接于接地的第二Ｐ分接保护环（３２４）之内。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及集成电路(IC)，并且尤其是有关于一种用以保护一输入/输出(I/O) 电路内的元件不受到静电放电(ESD)影响的技术。
技术介绍
许多IC是由位于一半导体基板的单一芯片上数百万个像是晶体管、电阻器、电容器以及二极管的互连装置所组成。互补金属氧化半导体(CM0Q电路及制作技术常运用于复杂IC。CMOS电路利用P信道金属氧化半导体(PMOS)及N通道金属氧化半导体(NMOS) 装置以实作像是逻辑和输入/输出(I/O)区块的功能。一 I/O区块是一 IC中的一电路，此者连往于其他IC接收或发送数据。信号可为差分性(亦即在不同的I/O脚针上同时地提供一 HI/LOW或LOW/HI信号)或单端性(亦即在一单一脚针上提供一 HI信号或一 LOW信号)。在一些IC里，I/O区块可运作于差分信号或单端信号上。当I/O区块运作于差分模式下时，会提供一晶粒上差分终结以藉一适当阻抗(负载电阻器)来终结该差分路径。而当该I/O区块运作于单端模式下时，即关闭该差分终结。使用者通常能够接取到I/O焊衬，这使得I/O电路内的元件容易遭受到静电放电 (ESD)的伤害。具有I/O电路的IC通常必须要通过一 ESD规格，其中一人体模型(HBM)、一机器模型(MM)或一充电装置模型(CDM)是经充电至一额定电压(即如对于一 HBM为数kV， 对于一 MM为100-200V，或者对于一 CDM为数百伏特)，然后予以放电至该I/O焊衬上。当一经充电HBM或CDM被连接至该I/O区块的一焊衬时所出现的电流冲入可能会摧毁像是场效晶体管(FET)的元件，并且损害或摧毁该I/O电路的功能性。现既已发展出多项技术以利保护不受到ESD的损害。相对于电路接地来说，一 ESD可为负电压或正电压。在一 CMOS 1/0电路里会运用到对于PMOS装置及NMOS装置两者的ESD保护。其一技术为在一焊衬与接地之间连接一 ESD构件(即如二极管或硅质控制整流器(SCR))，并且在该焊衬与一电压供应器，像是Vccq， 之间连接另一 ESD构件以供将与一正或负ESD事件(迅击)相关联的电流予以放电。利用一(或多个)SCR的技术通常包含一经串接在该SCR与数据输入之间的电阻器，该者可发展出偏压以在一 ESD事件的过程中触发该SCR，然而如此也会造成信号区分度的劣化。另一种方式是利用一在接地与该输入脚针之间是与一二极管相平行的SCR。若出现一正(电压)ESD事件，则一位在该SCR与下游电路构件之间的串接电阻器可偏压该SCR 以行放电，并且若出现负ESD事件，则该二极管按相反崩溃进行电流放电(或反是)。然而， 在正常操作过程中该串接电阻器亦会造成信号强度劣化。传统的ESD构件相当庞大以利于处置放电电流而不致遭受损害。差分驱动器经常为一低电压并且相当地微弱(小型)的装置，除在一差分/单端可选择的1/0中对于单端驱动器的保护以外，亦须要求ESD保护。而在拥有相当大量1/0焊衬的IC里，像是现场可程序化闸极阵列(FPGA)，对所有容易受到ESD损害的I/O元件提供ESD保护确会耗占显著的硅质面积。另一种方式则是利用硅化物区块技术，这基本上是提高对于汲极电流的阻抗(即如类似于一镇流电阻器)，因而来自一ESD事件的电流会被从该FET的汲极导通至该电井或基板内，同时进一步流至接地或Vcro脚针。故而希望能够以较少的硅质面积来对I/O电路元件提供ESD保护。
技术实现思路
一种具有一输入/输出(I/O)电路的集成电路(IC)的具体实施例，其中包含一输入脚针，以及一第一 N通道金属氧化半导体(NMOQ场效晶体管(FET)，此晶体管具有一第一 NMOS源极及一第一 NMOS汲极，该汲极并入一将该第一 NMOS FET电气耦接至该输入脚针的硅化物区块。该I/O电路进一步包含一第一 P通道金属氧化半导体(PM0QFET，此晶体管具有一第一 PMOS汲极，该汲极是经直接地连接至该输入脚针，一第一 PMOS源极，该源极是经电气耦接于一正电压供应，以及一 PMOS N电井，此电井是透过一提供一静电放电 (ESD)电井偏压的ESD电井偏压电路而电气耦接于该输入脚针；以及一 NMOS低电压差分信号(LVDQ驱动器，此驱动器具有一经直接地连接至该输入脚针的第二 NMOS FET的一第二汲极，该第二NMOS FET是经制作于一经电气耦接于接地的一第一P分接保护环之内，一N电井保护环，此者是经耦接于环绕该第一P分接保护环的ESD电井偏压，以及该第二NMOS FET 的一第二源极，该源极是经电气耦接于一第三NMOS FET的一第三汲极，而该第三NM0SFET 是经制作于一经电气耦接于接地并且环绕该第三NMOS FET的第二 P分接保护环之内。在此具体实施例里，该第一 NMOS FET可包含该I/O电路的一 NMOS单端输出驱动器，并且该第一 PMOS FET可包含一 PMOS单端输出驱动器。该第一 NMOS FET可具有一第一 NMOS FET闸极宽度，并且该第一 PMOS FET可具有一小于该第一 NMOS FET闸极宽度的第一 PMOS FET闸极宽度。该I/O电路可进一步含有一弱下拉电路，此者具有一第三NMOS FET的一第三汲极，该汲极是经直接地连接至该输入脚针。该第一 NMOS FET可具有一第一 NMOS崩溃电压，该第二 NMOS FET可具有一大于该第一 NMOS崩溃电压的第二 NMOS崩溃电压，并且该第一 PMOS FET可具有一大于该第一 NMOS崩溃电压的第一 PMOS崩溃电压。该第一 NMOS 崩溃电压可小于七伏特，而该第二 NMOS崩溃电压及该第一 PMOS崩溃电压则可大于七伏特。 该第一 PMOS崩溃电压可为大于该第一 NMOS崩溃电压至少1. 2伏特。在此具体实施例里，该第一 NMOS FET可具有一第一 NMOS闸极宽度并且该第一 PMOS FET可具有一小于该第一 NMOS闸极宽度的第一 PMOS闸极宽度。该第一 NMOS FET的汲极可进一步含有一经埋覆的P型植入。一 PM0SLVDS驱动器可具有一第二 PMOS FET，而其一第二 PMOS汲极是经直接地连接至该输入脚针，并且可具有一经耦接于该ESD电井偏压的第二 PMOS N电井。该ESD电井偏压电路可在当该输入脚针上的一输入电压超过该正电压供应至少该第一 PMOS FET的临界电压时，将该PMOS电井偏压至一大于该正电压的电压。一种在一 IC的I/O电路的输入脚针上对一 ESD事件进行放电的方法的一具体实施例包含将一高电压施加于该输入脚针，并且将该高电压耦接于该IC的一 ESD N电井偏压电路。该方法亦包含产生一 ESD N电井偏压，将该ESDN电井偏压耦接于一具有一 PMOS FET 的PMOS单端驱动器的N电井，而在一第一 PMOS汲极与该N电井之间具有一第一崩溃电压，其中该第一 PMOS汲极是经直接地连接至该输入脚针。该方法进一步包含将该高电压耦接于一 NMOS单端驱动器的NMOS FET的一第一 NMOS汲极，而在该第一 NMOS汲极与该IC的基板之间具有一小于该第一崩溃电压的第二崩溃电压。此外，该方法包含经由该第一 NMOS汲极将该ESD事件放电至该基板，并且进一步至该组装的接地或Ncco脚针。本文档来自技高网...
【技术保护点】
１．一种具有一输入／输出（Ｉ／Ｏ）电路的集成电路（ＩＣ），其特征在于，包含：一输入脚针；一第一Ｎ通道金属氧化半导体（ＮＭＯＳ）场效晶体管（ＦＥＴ），此者具有一第一ＮＭＯＳ源极及一第一ＮＭＯＳ汲极，该汲极并入一将该第一ＮＭＯＳ ＦＥＴ电气耦接至该输入脚针的硅化物区块；一第一Ｐ通道金属氧化半导体（ＰＭＯＳ）ＦＥＴ，此者具有一第一ＰＭＯＳ汲极，该汲极是经直接地连接至该输入脚针，一第一ＰＭＯＳ源极，该源极是经电气耦接于一正电压供应，以及一ＰＭＯＳ Ｎ电井，此电井是透过一提供一静电放电（ＥＳＤ）电井偏压的ＥＳＤ电井偏压电路而电气耦接于该输入脚针；以及一ＮＭＯＳ低电压差分信号（ＬＶＤＳ）驱动器，此者具有一经直接地连接至该输入脚针的第二ＮＭＯＳ ＦＥＴ的一第二汲极，该第二ＮＭＯＳ ＦＥＴ是经制作于一经电气耦接于接地的一第一Ｐ分接保护环之内，一Ｎ电井保护环，此者是经耦接于环绕该第一Ｐ分接保护环的ＥＳＤ电井偏压，以及该第二ＮＭＯＳ ＦＥＴ的一第二源极，该源极是经电气耦接于一第三ＮＭＯＳ ＦＥＴ的一第三汲极，而该第三ＮＭＯＳ ＦＥＴ是经制作于一经电气耦接于接地并且环绕该第三ＮＭＯＳ ＦＥＴ的第二Ｐ分接保护环之内。...
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：詹姆士·卡，
申请(专利权)人：吉林克斯公司，
类型：发明
国别省市：US
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