用于制造半导体器件的方法技术

一种用于制造半导体器件的方法，包括：提供衬底和浅隔离沟槽结构硅片，在PMOS和NMOS区域上形成栅氧化层和栅电极；在PMOS和NMOS的栅电极上分别形成间隙绝缘层，在衬底背面形成第一绝缘层；在间隙绝缘层上形成间隙壁，在第一绝缘层背面形成第二绝缘层；在硅片上形成蚀刻停止层，在蚀刻停止层上形成第一高应力诱发层；干法刻蚀PMOS区域上的第一高应力诱发层并用标准清洗液清洗硅片后退火，形成第二高应力诱发层；干法刻蚀第二高应力诱发层。由于采用干法刻蚀工艺刻蚀第二高应力诱发层，避免现有刻蚀工艺将第二绝缘层去除。第一绝缘层和第二绝缘层将衬底与机台隔离，避免等离子体处理过程中从栅电极向衬底产生放电破坏栅电极，造成半导体器件等离子体损伤问题。

【技术实现步骤摘要】

本专利技术涉及半导体领域，尤其是。
技术介绍
集成电路的制造需要根据指定的电路布局在给定的芯片区域上形成大量的电路 元件。考虑到操作速度、耗电量及成本效率的优异特性，CMOS技术目前是最有前景的用于制 造复杂电路的方法之一。在使用CMOS技术制造复杂的集成电路时，有数百万个晶体管(例 如，N沟道晶体管与P沟道晶体管)形成于包含结晶半导体层的衬底上。不论所研究的是N 沟道晶体管还是P沟道晶体管，MOS晶体管都含有所谓的PN结，PN结由以下两者的界面形 成高浓度掺杂的漏极/源极区、以及配置于该漏极区与该源极区之间的反向掺杂沟道。用形成于沟道区附近且通过薄绝缘层而与该沟道区分隔的栅极电极来控制沟道 区的导电率，例如控制导电沟道的驱动电流能力。当在栅极电极上施加适当的控制电压形 成导电沟道后，沟道区的导电率取决于掺杂浓度和多数电荷载流子的迁移率。对于沟道区 在晶体管宽度方向的给定延伸部分而言，沟道区的导电率取决于源极区与漏极区之间的距 离，该距离也被称作沟道长度。因此，沟道区的导电率是决定MOS晶体管效能的主要因素。 因此，减小沟道长度以及减小与沟道长度相关联的沟道电阻率，成为用来提高集本文档来自技高网...

【技术保护点】
一种用于制造半导体器件的方法，所述方法包括下列步骤：提供已包括衬底和浅隔离沟槽结构的硅片，分别在ＰＭＯＳ和ＮＭＯＳ区域上形成栅氧化层和栅电极；在ＰＭＯＳ和ＮＭＯＳ的栅电极上分别形成间隙绝缘层，在衬底背面形成第一绝缘层；在间隙绝缘层上形成间隙壁，并在第一绝缘层背面形成第二绝缘层；在硅片正面形成蚀刻停止层，接着在蚀刻停止层上形成第一高应力诱发层；干法刻蚀ＰＭＯＳ区域上的部分第一高应力诱发层并用标准清洗液清洗硅片并高温退火，形成第二高应力诱发层；干法刻蚀ＮＭＯＳ区域上第二高应力诱发层。

【技术特征摘要】

【专利技术属性】
技术研发人员：赵林林，韩宝东，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31